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K7P323666M
K7P321866M
1Mx36 & 2Mx18 SRAM
32MB M- LW死SRAM规格
119BGA与铅&无铅
(符合RoHS )
信息在本文档提供有关三星产品,
并随时更改,恕不另行通知。
本条中的任何文件应当解释为授予任何许可,
明示或暗示,被禁止的或其他方式,
任何知识产权权利三星的产品或技术。
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2.三星的产品不得用于生命支持,重症监护,医疗,安全设备,或者西米用
LAR应用产品故障可能导致人身或人身伤害,或任何军事损失
或国防应用程序,或任何政府采购,以这特殊条款或规定可能适用。
*三星电子保留随时更改产品或规格,恕不另行通知。
-1-
2005年12月
修订版1.2
K7P323666M
K7P321866M
文档标题
1Mx36 & 2Mx18流水线同步SRAM
1Mx36 & 2Mx18 SRAM
修订历史
版本号
修订版0.0
修订版0.1
历史
- 初始文件
- X18组织封装管脚配置修正( 2T , 4T , 6T )
JTAG指令编码101绕道改制为民营
- 绝对最大额定值改变
V
DD
: 2.815 - 3.13 >
- 建议的直流工作条件改变
V
REF
/ V
CM
至CLK : 0.68 - > 0.6 , 0.95 - 0.9 >
MAX V
DIF -CLK
: V
DDQ
+0.3 -> V
DDQ
+0.6
- 直流特性被改变
I
SBZZ
: 150 - > 128
- 交流特性被改变
T
AVKH
/ T
DVKH
/ T
WVKH
/ T
SVKH
: 0.4 / 0.5 / 0.5 - 0.3 > / 0.3 / 0.3
T
KHAX
/ T
KHDX
/ T
KHWX
/ T
KHSX
: 0.5 / 0.5 / 0.5 - 0.5 > / 0.5 / 0.5
草案日期
2002年1月
2002年1月
备注
ADVANCE
ADVANCE
修订版0.2
2003年2月
ADVANCE
修订版0.3
- 封装引脚配置改变
每个编号SA引脚。
- 交流特性被改变
T
KHQV ( -33 )
: 0.5 - 0.6 >
- 引脚电容发生变化
添加时钟引脚电容
- 修正错字
V
DD ->
V
DDQ
:在模式控制,在第4页
- 填写themal数据
- 删除的333MHz斌
- 添加无铅。
- 修改封装尺寸
2003年2月
ADVANCE
修订版0.4
2003年3月
ADVANCE
修订版0.5
2003年5月
ADVANCE
修订版0.6
2003年9月
ADVANCE
1.0版
2004年9月
最终科幻
修订版1.1
修订版1.2
2005年10月
2005年12月
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 , LTD 。保留
右来改变规格。三星电子将评估和回复的参数要求和问题
此设备的。如果您有任何疑问,请联系三星分支机构靠近你的办公室,电话或cortact总部。
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2005年12月
修订版1.2
K7P323666M
K7P321866M
1Mx36 & 2Mx18流水线同步SRAM
特点
1Mx36或2Mx18组织。
2.5V核心/ 1.5V输出电源( 1.9V MAX V
DDQ
).
HSTL输入和输出电平。
差异, HSTL时钟输入K, K。
同步读写操作
注册的输入和输出注册
内部管道阀门类,以支持延迟写。
字节写入能力( 4字节写选择,每个9bits )
同步或异步输出使能。
通过ZZ信号掉电模式。
可编程阻抗输出驱动器。
JTAG 1149.1兼容的测试访问端口。
119 ( 7x17 )引脚球栅阵列封装( 14mmx22mm ) 。
组织。
1Mx36
2Mx18
1Mx36 & 2Mx18 SRAM
产品型号
K7P323666M-H(G)C30
K7P323666M-H(G)C25
K7P321866M-H(G)C30
K7P321866M-H(G)C25
最大
频率
300MHz
250MHz
300MHz
250MHz
ACCESS
时间
1.6
2.0
1.6
2.0
* G :无铅封装
功能框图
SA [ 0:19 ]或SA [ 0:20 ]
CK
SS
SW
LATCH
SWX
注册
SWX
注册
LATCH
SW
注册
SW
注册
地址
注册
1
地址
注册
0
行解码器
1Mx36
or
2Mx18
ARRAY
列解码器
读/写电路
SWX
(X = A,B, C,D)
或( X = A ,二)
0
1
DATA IN
注册
SS
注册
SS
注册
数据输出
注册
G
ZZ
K
K
CK
DQX [ 1:9 ]
(X = A,B, C,D)
或( X = A ,二)
引脚说明
引脚名称
K, K
DQN
SW
SWA
SWB
SWC
社署
ZZ
V
DD
V
DDQ
引脚说明
差分时钟
同步地址输入
双向数据总线
全球同步的写使能
同步字节写使能
同步字节B写使能
同步字节C编写启用
同步字节d写使能
异步掉电
核心供电
输出电源
引脚名称
V
REF
M
1
, M
2
G
SS
TCK
TMS
TDI
TDO
ZQ
V
SS
NC
引脚说明
HSTL输入参考电压
阅读协议模式引脚(M
1
=V
SS
, M
2
=V
DDQ
)
异步输出使能
同步选择
JTAG测试时钟
JTAG测试模式选择
JTAG测试数据输入
JTAG测试数据输出
输出驱动器阻抗控制
GND
无连接
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2005年12月
修订版1.2
K7P323666M
K7P321866M
封装引脚配置
( TOP VIEW )
K7P323666M(1Mx36)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQC
8
DQC
6
V
DDQ
DQC
3
DQC
1
V
DDQ
DQD
1
DQD
3
V
DDQ
DQD
6
DQD
8
NC
NC
V
DDQ
2
SA
13
SA
18
SA
12
DQC
9
DQC
7
DQC
5
DQC
4
DQC
2
V
DD
DQD
2
DQD
4
DQD
5
DQD
7
DQD
9
SA
15
NC
TMS
3
SA
10
SA
9
SA
11
V
SS
V
SS
V
SS
SWC
V
SS
V
REF
V
SS
社署
V
SS
V
SS
V
SS
M
1
SA
14
TDI
4
NC
SA
19
V
DD
ZQ
SS
G
NC
NC
V
DD
K
K
SW
SA
0
SA
1
V
DD
SA
16
TCK
1Mx36 & 2Mx18 SRAM
5
SA
7
SA
8
SA
6
V
SS
V
SS
V
SS
SWB
V
SS
V
REF
V
SS
SWA
V
SS
V
SS
V
SS
M
2
SA
3
TDO
6
SA
4
SA
17
SA
5
DQB
9
DQB
7
DQB
5
DQB
4
DQB
2
V
DD
DQA
2
DQA
4
DQA
5
DQA
7
DQA
9
SA
2
NC
NC
7
V
DDQ
NC
NC
DQB
8
DQB
6
V
DDQ
DQB
3
DQB
1
V
DDQ
DQA
1
DQA
3
V
DDQ
DQA
6
DQA
8
NC
ZZ
V
DDQ
K7P321866M(2Mx18)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQB
1
NC
V
DDQ
NC
DQB
4
V
DDQ
NC
DQB
6
V
DDQ
DQB
8
NC
NC
NC
V
DDQ
2
SA
13
SA
19
SA
12
NC
DQB
2
NC
DQB
3
NC
V
DD
DQB
5
NC
DQB
7
NC
DQB
9
SA
15
SA
18
TMS
3
SA
10
SA
9
SA
11
V
SS
V
SS
V
SS
SWB
V
SS
V
REF
V
SS
NC
V
SS
V
SS
V
SS
M
1
SA
14
TDI
4
NC
SA
20
V
DD
ZQ
SS
G
NC
NC
V
DD
K
K
SW
SA
0
SA
1
V
DD
NC
TCK
5
SA
7
SA
8
SA
6
V
SS
V
SS
V
SS
NC
V
SS
V
REF
V
SS
SWA
V
SS
V
SS
V
SS
M
2
SA
3
TDO
6
SA
4
SA
17
SA
5
DQA
9
NC
DQA
7
NC
DQA
5
V
DD
NC
DQA
3
NC
DQA
2
NC
SA
2
SA
16
NC
7
V
DDQ
NC
NC
NC
DQA
8
V
DDQ
DQA
6
NC
V
DDQ
DQA
4
NC
V
DDQ
NC
DQA
1
NC
ZZ
V
DDQ
-4-
2005年12月
修订版1.2
K7P323666M
K7P321866M
功能说明
1Mx36 & 2Mx18 SRAM
该K7P323666M和K7P321866M是37748736位同步管道模式SRAM 。它是作为1,048,576字
36位(或18位2,097,152个字)和三星先进的CMOS技术来实现。
单差分HSTL电平K时钟用于启动读/写操作和所有内部操作是自定时的。在
上升一个K时钟,所有的地址,写入启用的边缘,同步选择和数据项在内部登记。数据输出端是
从K时钟的下一个上升沿输出寄存器边更新。内部写数据缓冲区允许将数据写入跟踪1
地址和控制后循环。该包是119 ( 7x17 )与上1.27mm间距球球栅阵列。
在读操作期间,该地址在弗里斯特时钟边沿登记,内部数组读这第一边缘和第二之间
缘,和捕获数据输出寄存器,并且在第二个时钟沿驱动到CPU。在此SS被拉低
周期信号的SRAM应该赶出去的数据。
在连续的读周期,其中的地址是相同的,该数据输出,必须保持恒定,而没有任何毛刺。这
特性是因为SRAM中将由设备读取,将操作比SRAM的频率慢,并且需要多
的PLE SRAM的周期来执行一个读取操作。
读操作
写(存储)操作
所有的地址和SW采样在时钟的上升沿。 SW为低电平上的上升时钟。写入的数据被采样在时钟的上升,
写地址和SW后一个周期被取样的SRAM中。在同一周期期间, SS将被驱动为低电平,该
地址, SW和SW [ A:D ]是有效信号,一个有效的操作是对的地址和控制输入。
流水线写支持。这是通过使用写数据缓冲器上的捕捉到的写地址上一个写入SRAM中做
周期,并写上在下一个写周期的阵列。该"next写cycle"实际上可以是多个周期远,由一系列断
读周期。字节写操作的支持。字节写信号SW [ A:D ]信号,其中9位字节将被writen 。 SW的时机[ A:D ]是的
相同的SW信号。
由于写数据不充分写入的第一个写周期的阵列,有必要以感测的情况下一个未来的读操作是地址
从还没有被写入尚未位置进行。对于这种情况,地址比较器检查是否新的读出地址是
同所存储的写入地址锁存器的内容。如果内容匹配,则读出的数据,必须根据所存储的供给
写数据锁存器与标准读出时序。如果不存在匹配,则读取数据来自SRAM阵列。的旁通
SRAM阵列发生在逐字节的基础。如果一个字节被写入,而另一个字节不是,从最后写入的将具有读数据
从写入数据缓冲器的新字节的数据和从SRAM阵列的其它字节。
旁路读操作
可编程阻抗输出缓冲器运行
这HSTL后写入SRAM的设计具有可编程阻抗输出缓冲器。该SRAM的输出缓冲器阻抗
可以进行调整,以匹配系统数据总线阻抗,由间SRAM的ZQ引脚连接的外部电阻(RQ)
和V
SS
。 RQ的值必须是由SRAM控制的目标线路阻抗的值的五倍。例如,一个250
电阻将给予50的输出阻抗缓冲器
。 RQ的允许范围是从175
350
。内部电路和评估
周期性地调节输出缓冲器阻抗作为阻抗受电源电压和温度漂移。一,评估显
ATION发生的每32个时钟周期,每个评估移动输出缓冲器阻抗值只有一步一个脚印地朝着
最佳水平。阻抗发生更新时, SRAM处于高阻抗状态,从而被写入触发和取消操作。
更新还将为G HIGH触发启动高阻状态,提供指定摹建立和保持时间得到满足。阻抗
匹配不上电时瞬间。为了保证最佳的输出驱动器阻抗,该SRAM要求的最小
非读周期( 1024 )后,电号码。输出缓冲器还可以在一个最小阻抗编程的配置
化连接ZQ到V
SS
或V
DDQ
.
模式控制
有两种控制模式选择引脚(M
1
和M
2
)用于设置读取正确的协议。该SRAM支持单时钟流水线
操作模式。为了正确指定的设备运行,男
1
必须连接到V
SS
和M
2
必须连接到V
DDQ
。这些
模式引脚必须设置在上电时,必须在器件工作期间不发生变化。
上电/掉电电源电压定序
下面的电电源电压应用推荐: V
SS
, V
DD
, V
DDQ
, V
REF
,则V
IN
. V
DD
和V
DDQ
可以应用
同时,只要V
DDQ
不超过V
DD
超过电期间0.5V 。下面掉电电源电压
拆除顺序建议: V
IN
, V
REF
, V
DDQ
, V
DD
, V
SS
. V
DD
和V
DDQ
可同时被除去,只要V
DDQ
不超过V
DD
通过以上的过程中掉电0.5V 。
睡眠模式
休眠模式是通过将异步ZZ引脚为高电平启动低功耗模式。在睡眠模式下,所有其他输入将被忽略
和产出被带到一个高阻抗状态。睡眠模式电流和输出高阻在指定的睡眠后保证
模式的启用时间。在睡眠模式下的存储器阵列的数据内容将被保留。休眠模式下不能启动,直至毕竟
挂起的操作已经完成,因为任何挂起的操作,不能保证以后启动睡眠模式正常完成。
正常的操作可以通过将ZZ引脚为低电平可以恢复,但只有指定的睡眠模式恢复的时间后。
-5-
2005年12月
修订版1.2
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    地址:深圳市福田区振兴路156号上步工业区405栋3层

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    -
    -
    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
地址:海淀区增光路27号院增光佳苑2号楼1单元1102室
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