K7P163666A
K7P161866A
功能说明
512Kx36 & 1Mx18 SRAM
该K7P163666A和K7P161866A是18874368位同步管道模式SRAM 。它是作为36 524,288字
位（或1,048,576字18位）和三星正在实施先进的CMOS技术。
单差分HSTL电平K时钟用于启动读/写操作和所有内部操作是自定时的。在
从K时钟的下一个上升沿输出寄存器边更新。内部写数据缓冲区允许将数据写入跟踪1
地址和控制后循环。该包是119 （ 7x17 ）与上1.27mm间距球球栅阵列。
读操作
在读操作期间，该地址在弗里斯特时钟边沿登记，内部数组读这第一边缘和第二之间
缘，和捕获数据输出寄存器，并且在第二个时钟沿驱动到CPU。在此SS被拉低
周期信号的SRAM应该赶出去的数据。
在连续的读周期，其中的地址是相同的，该数据输出，必须保持恒定，而没有任何毛刺。这
特性是因为SRAM中将由设备读取，将操作比SRAM的频率慢，并且需要多
的PLE SRAM的周期来执行一个读取操作。
写（ Stire ）操作
所有的地址和SW采样在时钟的上升沿。 SW为低电平上的上升时钟。写入的数据被采样在时钟的上升，
写地址和SW后一个周期被取样的SRAM中。在同一周期期间， SS将被驱动为低电平，该
地址， SW和SW [ A：D ]是有效信号，一个有效的操作是对的地址和控制输入。
流水线写支持。这是通过使用写数据缓冲器上的捕捉到的写地址上一个写入SRAM中做
周期，并写上在下一个写周期的阵列。该"next写cycle"实际上可以是多个周期远，由一系列断
读周期。字节写操作的支持。字节写信号SW [ A：D ]信号，其中9位字节将被writen 。 SW的时机[ A：D ]是的
相同的SW信号。
旁路读操作
由于写数据不充分写入的第一个写周期的阵列，有必要以感测的情况下一个未来的读操作是地址
从还没有被写入尚未位置进行。对于这种情况，地址比较器检查是否新的读出地址是
同所存储的写入地址锁存器的内容。如果内容匹配，则读出的数据，必须根据所存储的供给
写数据锁存器与标准读出时序。如果不存在匹配，则读取数据来自SRAM阵列。的旁通
SRAM阵列发生在逐字节的基础。如果一个字节被写入，而另一个字节不是，从最后写入的将具有读数据
从写入数据缓冲器的新字节的数据和从SRAM阵列的其它字节。
可编程阻抗输出缓冲器运行
这HSTL后写入SRAM的设计具有可编程阻抗输出缓冲器。该SRAM的输出缓冲器阻抗
可以进行调整，以匹配系统数据总线阻抗，由间SRAM的ZQ引脚连接的外部电阻（RQ）
和V
SS
。 RQ的值必须是由SRAM控制的目标线路阻抗的值的五倍。例如，一个250
电阻将给予50的输出阻抗缓冲器
。 RQ的允许范围是从175
350
。内部电路和评估
周期性地调节输出缓冲器阻抗作为阻抗受电源电压和温度漂移。一，评估显
ATION发生的每32个时钟周期，每个评估移动输出缓冲器阻抗值只有一步一个脚印地朝着
最佳水平。阻抗发生更新时， SRAM处于高阻抗状态，从而被写入触发和取消操作。
更新还将为G HIGH触发启动高阻状态，提供指定摹建立和保持时间得到满足。阻抗
匹配不上电时瞬间。为了保证最佳的输出驱动器阻抗，该SRAM要求的最小
非读周期（ 1024 ）后，电号码。输出缓冲器还可以在一个最小阻抗编程的配置
化连接ZQ到V
SS
或V
DD
.
模式控制
有两种控制模式选择引脚（M
1
和M
2
）用于设置读取正确的协议。该SRAM支持单时钟流水线
操作模式。为了正确指定的设备运行，男
1
必须连接到V
SS
和M
2
必须连接到V
DDQ
。这些
模式引脚必须设置在上电时，必须在器件工作期间不发生变化。
上电/掉电电源电压定序
下面的电电源电压应用推荐： V
SS
, V
DD
, V
DDQ
, V
REF
，则V
IN
. V
DD
和V
DDQ
可以应用
同时，只要V
DDQ
不超过V
DD
超过电期间0.5V 。下面掉电电源电压
拆除顺序建议： V
IN
, V
REF
, V
DDQ
, V
DD
, V
SS
. V
DD
和V
DDQ
可同时被除去，只要V
DDQ
不超过V
DD
通过以上的过程中掉电0.5V 。
睡眠模式
休眠模式是通过将异步ZZ引脚为高电平启动低功耗模式。在睡眠模式下，所有其他输入将被忽略
和产出被带到一个高阻抗状态。睡眠模式电流和输出高阻在指定的睡眠后保证
模式的启用时间。在睡眠模式下的存储器阵列的数据内容将被保留。休眠模式下不能启动，直至毕竟
挂起的操作已经完成，因为任何挂起的操作，不能保证以后启动睡眠模式正常完成。
正常的操作可以通过将ZZ引脚为低电平可以恢复，但只有指定的睡眠模式恢复的时间后。
-4-
2003年9月
修订版0.3
QQ：2880707522 复制
