【K7I643682MK7I641882M2Mx36 & 4Mx18 CIO DDRII SR】,IC型号K7I641882M-FC16,K7I641882M-FC16 PDF资料,K7I641882M-FC16经销商,ic,电子元器件-51电子网

K7I643682M

K7I641882M

2Mx36 & 4Mx18 CIO DDRII SRAM B2

72MB M-死DDRII SRAM规格

165 FBGA与铅&无铅

（符合RoHS ）

信息在本文档提供有关三星产品，

并随时更改，恕不另行通知。

本条中的任何文件应当解释为授予任何许可，

明示或暗示，被禁止的或其他方式，

任何知识产权权利三星的产品或技术。

所有信息在本文档提供

作为"AS IS"基础不承担任何声明或保证。

1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。

2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者西米用

LAR应用在生活中还是个人或人身伤害，或任何军事损失产品故障couldresult

或国防应用程序，或任何政府采购，以这特殊条款或规定可能适用。

*三星电子保留随时更改产品或规格，恕不另行通知。

-1-

2005年08月

1.0版

K7I643682M

K7I641882M

文档标题

2Mx36位， 4Mx18位CIO DDRII SRAM B2

2Mx36 & 4Mx18 CIO DDRII SRAM B2

修订历史

版本号

0.0

0.1

历史

1.初始文件。

1.纠正了JTAG ID寄存器定义

2.纠正AC时序参数（删除tKHKH最大值）

1.添加开机顺序规范

1.更正引脚名称表

1.更新功耗（ICC & ISB）

1.最终确定数据表

草案日期

2003年3月9日

2003年3月20日

备注

ADVANCE

初步

0.2

0.3

0.4

1.0

2004年8月16日

2004年10月18日

五月。 17，2005

2005年8月2日

初步

最终科幻

所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。， LTD 。保留随时更改的权利

规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-

系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。

-2-

2005年08月

1.0版

K7I643682M

K7I641882M

2Mx36 & 4Mx18 CIO DDRII SRAM B2

2Mx36位， 4Mx18位CIO DDRII SRAM B2

特点

1.8V + 0.1V / -0.1V电源。

DLL电路的宽输出数据有效窗口和未来

freguency缩放。

I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，

1.8V + 0.1V / -0.1V为1.8V的I / O 。

流水线式，双数据速率操作。

常见的数据输入/输出总线。

HSTL I / O

完整的数据一致性，提供最新的数据。

读取同步管道与自定时写晚。

注册地址，控制和数据输入/输出。

在读写端口DDR （双倍数据速率）接口。

修正了2位的突发读取和写入操作。

时钟停止支持，以降低电流。

两个输入时钟（K和K）用于在时钟的精确DDR定时

上升沿只。

输出数据的两个输入时钟（ C和C ），以尽量减少

时钟偏移和飞行时间的不匹配。

两个回波时钟（ CQ和CQ），以提高输出数据

可追溯性。

单地址总线。

字节写入功能。

简单的深度扩展，没有数据争用。

可编程输出阻抗。

JTAG 1149.1兼容的测试访问端口。

165FBGA （ 11×15球FBGA阿雷）与15x17mm的机身尺寸

&无铅

组织。

部分

数

K7I643682M-F(E)C(I)30

X36

K7I643682M-F(E)C(I)25

K7I643682M-F(E)C(I)20

K7I643682M-F(E)C(I)16

K7I641882M-F(E)C(I)30

X18

K7I641882M-F(E)C(I)25

K7I641882M-F(E)C(I)20

K7I641882M-F(E)C(I)16

周期

时间

3.3

4.0

5.0

6.0

3.3

4.0

5.0

6.0

ACCESS

单位

时间

0.45

0.50

0.45

0.50

ns

* E ：无铅封装

* I：工业级温度

功能框图

36 （或18 ）

数据

REG

36 （或18 ）

20

（或21 ）

写/读DECODE

写入驱动器

输出选择

LD

读/写

BW

X

4 （或2）

CTRL

逻辑

2Mx36

(4Mx18)

内存

ARRAY

36

（或18 ）

72

（或36 ）

输出驱动器

地址

A0

检测放大器

输出REG

20 （或21 ）

REG ADD

＆放大器;

BURST

逻辑

36 （或18 ）

DQ

CQ ， CQ

K

C

（回波时钟输出）

CLK

根

选择输出控制

注意事项：

1.数字在（）内为×18的设备。

DDRII SRAM和双数据速率包括由赛普拉斯，瑞萨， IDT ， NEC和三星的技术开发产品家族的新成员。

-3-

2005年08月

1.0版

K7I643682M

K7I641882M

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

V

SS/

SA *

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

SA

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

SA

4

读/写

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

5

BW

2

BW

3

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

2Mx36 & 4Mx18 CIO DDRII SRAM B2

6

K

SA0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

SA

C

7

BW

1

BW

0

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

8

LD

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

9

SA

NC

V

DDQ

NC

SA

10

SA

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

销刀豆网络gurations

（ TOP VIEW ）

K7I643682M(2Mx36)

注意事项：

1. *选中无连接（ NC）引脚为144MB预留更高密度的地址，即2A 。

2. BW

0

控制写入DQ0 ： DQ8 ， BW

1

控制写入DQ9 ： DQ17 ， BW

2

控制写入DQ18 ： DQ26和BW

3

控制写入DQ27 ： DQ35 。

引脚名称

符号

K, K

C, C

CQ ， CQ

DOFF

SA0

SA

DQ0-35

PIN号码

6B ，6A

6P ， 6R

11A, 1A

1H

6C

3A,9A,10A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R

2B,3B,11B,3C,10C,11C,2D,3D,11D,3E,10E,11E,2F,3F

11F,2G,3G,11G,3J,10J,11J,3K,10K,11K,2L,3L,11L

3M,10M,11M,2N,3N,11N,3P,10P,11P

4A

8A

7B,7A,5A,5B

2H,10H

11H

5F,7F,5G,7G,5H,7H,5J,7J,5K,7K

4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L

2A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,

4M-8M,4N,8N

10R

11R

2R

1R

1B,9B,10B,1C,2C,9C,1D,9D,10D,1E,2E,9E,

1F,9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K

1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P

描述

输入时钟

输入时钟的输出数据

输出回波时钟

DLL禁用时低

突发计数地址输入

地址输入

数据输入输出

读，写控制引脚，积极阅读

当高

同步负载引脚，总线周期

序列要被定义时低

块写入控制引脚，低电平有效

输入参考电压

输出驱动器阻抗控制输入

电源（ 1.8 V ）

输出电源（ 1.5V或1.8V ）

地

JTAG测试模式选择

JTAG测试数据输入

JTAG测试时钟

JTAG测试数据输出

无连接

3

2

1

记

读/写

LD

BW

0

， BW

1,

BW

2

， BW

3

V

REF

ZQ

V

DD

V

DDQ

V

SS

TMS

TDI

TCK

TDO

NC

注意事项：

1.使用C，C ，K或K不能被设定为V

REF

电压。

2.当ZQ引脚直接连接到V

DD

输出阻抗设置为最小值，并且它不能被连接到地或悬空。

3.不连接到芯片的焊盘内部。

-4-

2005年08月

1.0版

K7I643682M

K7I641882M

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

SA

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

SA

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

SA

4

读/写

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

5

BW

1

NC

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

2Mx36 & 4Mx18 CIO DDRII SRAM B2

6

K

SA0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

SA

C

7

NC

BW

0

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

8

LD

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

9

SA

NC

V

DDQ

NC

SA

10

SA

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

销刀豆网络gurations

（ TOP VIEW ）

K7I641882M(4Mx18)

注意事项：

1. BW

0

控制写入DQ0 ： DQ8和BW

1

控制写入DQ9 ： DQ17 。

引脚名称

符号

K, K

C, C

CQ ， CQ

DOFF

SA0

SA

DQ0-17

读/写

LD

BW

0

， BW

1

V

REF

ZQ

V

DD

V

DDQ

V

SS

TMS

TDI

TCK

TDO

PIN号码

6B ，6A

6P ， 6R

11A, 1A

1H

6C

2A,3A,9A,10A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R

2B,11B,10C,3D,3E,11E,2F,11F,3G,10J,3K,11K,2L,11L

10M,3N,3P,11P

4A

8A

7B ， 5A

2H,10H

11H

5F,7F,5G,7G,5H,7H,5J,7J,5K,7K

4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L

4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N

10R

11R

2R

1R

7A,1B,3B,5B,9B,10B,1C,2C,3C,9C,11C,1D,2D,9D,10D,11D

1E,2E,9E,10E,1F,3F,9F,10F,1G,2G,9G,10G,11G

1J,2J,3J,9J,11J,1K,2K,9K,10K,1L,3L,9L,10L

1M,2M,3M,9M,11M,1N,2N,9N,10N,11N,1P,2P,9P,10P

描述

输入时钟

输入时钟的输出数据

输出回波时钟

DLL禁用时低

突发计数地址输入

地址输入

数据输入输出

读，写控制引脚，积极阅读

当高

同步负载引脚，总线周期

序列要被定义时低

块写入控制引脚，低电平有效

输入参考电压

输出驱动器阻抗控制输入

电源（ 1.8 V ）

输出电源（ 1.5V或1.8V ）

地

JTAG测试模式选择

JTAG测试数据输入

JTAG测试时钟

JTAG测试数据输出

2

1

记

NC

无连接

3

注意事项：

1.使用C，C ，K或K不能被设定为V

REF

电压。

2.当ZQ引脚直接连接到V

DD

输出阻抗设置为最小值，并且它不能被连接到地或悬空。

3.不连接到芯片的焊盘内部。

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2005年08月

1.0版

K7I643682M

K7I641882M

2Mx36 & 4Mx18 CIO DDRII SRAM B2

72MB M-死DDRII SRAM规格

165 FBGA与铅&无铅

（符合RoHS ）

信息在本文档提供有关三星产品，

并随时更改，恕不另行通知。

本条中的任何文件应当解释为授予任何许可，

明示或暗示，被禁止的或其他方式，

任何知识产权权利三星的产品或技术。

所有信息在本文档提供

作为"AS IS"基础不承担任何声明或保证。

1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。

2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者西米用

LAR应用在生活中还是个人或人身伤害，或任何军事损失产品故障couldresult

或国防应用程序，或任何政府采购，以这特殊条款或规定可能适用。

*三星电子保留随时更改产品或规格，恕不另行通知。

-1-

2005年08月

1.0版

K7I643682M

K7I641882M

文档标题

2Mx36位， 4Mx18位CIO DDRII SRAM B2

2Mx36 & 4Mx18 CIO DDRII SRAM B2

修订历史

版本号

0.0

0.1

历史

1.初始文件。

1.纠正了JTAG ID寄存器定义

2.纠正AC时序参数（删除tKHKH最大值）

1.添加开机顺序规范

1.更正引脚名称表

1.更新功耗（ICC & ISB）

1.最终确定数据表

草案日期

2003年3月9日

2003年3月20日

备注

ADVANCE

初步

0.2

0.3

0.4

1.0

2004年8月16日

2004年10月18日

五月。 17，2005

2005年8月2日

初步

最终科幻

所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。， LTD 。保留随时更改的权利

规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-

系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。

-2-

2005年08月

1.0版

K7I643682M

K7I641882M

2Mx36 & 4Mx18 CIO DDRII SRAM B2

2Mx36位， 4Mx18位CIO DDRII SRAM B2

特点

1.8V + 0.1V / -0.1V电源。

DLL电路的宽输出数据有效窗口和未来

freguency缩放。

I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，

1.8V + 0.1V / -0.1V为1.8V的I / O 。

流水线式，双数据速率操作。

常见的数据输入/输出总线。

HSTL I / O

完整的数据一致性，提供最新的数据。

读取同步管道与自定时写晚。

注册地址，控制和数据输入/输出。

在读写端口DDR （双倍数据速率）接口。

修正了2位的突发读取和写入操作。

时钟停止支持，以降低电流。

两个输入时钟（K和K）用于在时钟的精确DDR定时

上升沿只。

输出数据的两个输入时钟（ C和C ），以尽量减少

时钟偏移和飞行时间的不匹配。

两个回波时钟（ CQ和CQ），以提高输出数据

可追溯性。

单地址总线。

字节写入功能。

简单的深度扩展，没有数据争用。

可编程输出阻抗。

JTAG 1149.1兼容的测试访问端口。

165FBGA （ 11×15球FBGA阿雷）与15x17mm的机身尺寸

&无铅

组织。

部分

数

K7I643682M-F(E)C(I)30

X36

K7I643682M-F(E)C(I)25

K7I643682M-F(E)C(I)20

K7I643682M-F(E)C(I)16

K7I641882M-F(E)C(I)30

X18

K7I641882M-F(E)C(I)25

K7I641882M-F(E)C(I)20

K7I641882M-F(E)C(I)16

周期

时间

3.3

4.0

5.0

6.0

3.3

4.0

5.0

6.0

ACCESS

单位

时间

0.45

0.50

0.45

0.50

ns

* E ：无铅封装

* I：工业级温度

功能框图

36 （或18 ）

数据

REG

36 （或18 ）

20

（或21 ）

写/读DECODE

写入驱动器

输出选择

LD

读/写

BW

X

4 （或2）

CTRL

逻辑

2Mx36

(4Mx18)

内存

ARRAY

36

（或18 ）

72

（或36 ）

输出驱动器

地址

A0

检测放大器

输出REG

20 （或21 ）

REG ADD

＆放大器;

BURST

逻辑

36 （或18 ）

DQ

CQ ， CQ

K

C

（回波时钟输出）

CLK

根

选择输出控制

注意事项：

1.数字在（）内为×18的设备。

DDRII SRAM和双数据速率包括由赛普拉斯，瑞萨， IDT ， NEC和三星的技术开发产品家族的新成员。

-3-

2005年08月

1.0版

K7I643682M

K7I641882M

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

V

SS/

SA *

DQ27

NC

DQ29

NC

DQ30

DQ31

V

REF

NC

DQ33

NC

DQ35

NC

TCK

3

SA

DQ18

DQ28

DQ19

DQ20

DQ21

DQ22

V

DDQ

DQ32

DQ23

DQ24

DQ34

DQ25

DQ26

SA

4

读/写

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

5

BW

2

BW

3

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

2Mx36 & 4Mx18 CIO DDRII SRAM B2

6

K

SA0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

SA

C

7

BW

1

BW

0

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

8

LD

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

9

SA

NC

V

DDQ

NC

SA

10

SA

NC

DQ17

NC

DQ15

NC

V

REF

DQ13

DQ12

NC

DQ11

NC

DQ9

TMS

11

CQ

DQ8

DQ7

DQ16

DQ6

DQ5

DQ14

ZQ

DQ4

DQ3

DQ2

DQ1

DQ10

DQ0

TDI

销刀豆网络gurations

（ TOP VIEW ）

K7I643682M(2Mx36)

注意事项：

1. *选中无连接（ NC）引脚为144MB预留更高密度的地址，即2A 。

2. BW

0

控制写入DQ0 ： DQ8 ， BW

1

控制写入DQ9 ： DQ17 ， BW

2

控制写入DQ18 ： DQ26和BW

3

控制写入DQ27 ： DQ35 。

引脚名称

符号

K, K

C, C

CQ ， CQ

DOFF

SA0

SA

DQ0-35

PIN号码

6B ，6A

6P ， 6R

11A, 1A

1H

6C

3A,9A,10A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R

2B,3B,11B,3C,10C,11C,2D,3D,11D,3E,10E,11E,2F,3F

11F,2G,3G,11G,3J,10J,11J,3K,10K,11K,2L,3L,11L

3M,10M,11M,2N,3N,11N,3P,10P,11P

4A

8A

7B,7A,5A,5B

2H,10H

11H

5F,7F,5G,7G,5H,7H,5J,7J,5K,7K

4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L

2A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,

4M-8M,4N,8N

10R

11R

2R

1R

1B,9B,10B,1C,2C,9C,1D,9D,10D,1E,2E,9E,

1F,9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K

1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P

描述

输入时钟

输入时钟的输出数据

输出回波时钟

DLL禁用时低

突发计数地址输入

地址输入

数据输入输出

读，写控制引脚，积极阅读

当高

同步负载引脚，总线周期

序列要被定义时低

块写入控制引脚，低电平有效

输入参考电压

输出驱动器阻抗控制输入

电源（ 1.8 V ）

输出电源（ 1.5V或1.8V ）

地

JTAG测试模式选择

JTAG测试数据输入

JTAG测试时钟

JTAG测试数据输出

无连接

3

2

1

记

读/写

LD

BW

0

， BW

1,

BW

2

， BW

3

V

REF

ZQ

V

DD

V

DDQ

V

SS

TMS

TDI

TCK

TDO

NC

注意事项：

1.使用C，C ，K或K不能被设定为V

REF

电压。

2.当ZQ引脚直接连接到V

DD

输出阻抗设置为最小值，并且它不能被连接到地或悬空。

3.不连接到芯片的焊盘内部。

-4-

2005年08月

1.0版

K7I643682M

K7I641882M

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

CQ

NC

DOFF

NC

TDO

2

SA

DQ9

NC

DQ12

NC

V

REF

NC

DQ15

NC

TCK

3

SA

NC

DQ10

DQ11

NC

DQ13

V

DDQ

NC

DQ14

NC

DQ16

DQ17

SA

4

读/写

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

5

BW

1

NC

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

2Mx36 & 4Mx18 CIO DDRII SRAM B2

6

K

SA0

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

SA

C

7

NC

BW

0

SA

V

SS

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

V

SS

SA

8

LD

SA

V

SS

V

SS

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

SS

V

SS

SA

9

SA

NC

V

DDQ

NC

SA

10

SA

NC

DQ7

NC

V

REF

DQ4

NC

DQ1

NC

TMS

11

CQ

DQ8

NC

DQ6

DQ5

NC

ZQ

NC

DQ3

DQ2

NC

DQ0

TDI

销刀豆网络gurations

（ TOP VIEW ）

K7I641882M(4Mx18)

注意事项：

1. BW

0

控制写入DQ0 ： DQ8和BW

1

控制写入DQ9 ： DQ17 。

引脚名称

符号

K, K

C, C

CQ ， CQ

DOFF

SA0

SA

DQ0-17

读/写

LD

BW

0

， BW

1

V

REF

ZQ

V

DD

V

DDQ

V

SS

TMS

TDI

TCK

TDO

PIN号码

6B ，6A

6P ， 6R

11A, 1A

1H

6C

2A,3A,9A,10A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R

2B,11B,10C,3D,3E,11E,2F,11F,3G,10J,3K,11K,2L,11L

10M,3N,3P,11P

4A

8A

7B ， 5A

2H,10H

11H

5F,7F,5G,7G,5H,7H,5J,7J,5K,7K

4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L

4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N

10R

11R

2R

1R

7A,1B,3B,5B,9B,10B,1C,2C,3C,9C,11C,1D,2D,9D,10D,11D

1E,2E,9E,10E,1F,3F,9F,10F,1G,2G,9G,10G,11G

1J,2J,3J,9J,11J,1K,2K,9K,10K,1L,3L,9L,10L

1M,2M,3M,9M,11M,1N,2N,9N,10N,11N,1P,2P,9P,10P

描述

输入时钟

输入时钟的输出数据

输出回波时钟

DLL禁用时低

突发计数地址输入

地址输入

数据输入输出

读，写控制引脚，积极阅读

当高

同步负载引脚，总线周期

序列要被定义时低

块写入控制引脚，低电平有效

输入参考电压

输出驱动器阻抗控制输入

电源（ 1.8 V ）

输出电源（ 1.5V或1.8V ）

地

JTAG测试模式选择

JTAG测试数据输入

JTAG测试时钟

JTAG测试数据输出

2

1

记

NC

无连接

3

注意事项：

1.使用C，C ，K或K不能被设定为V

REF

电压。

2.当ZQ引脚直接连接到V

DD

输出阻抗设置为最小值，并且它不能被连接到地或悬空。

3.不连接到芯片的焊盘内部。

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2005年08月

1.0版