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K7I163682B
K7I161882B
文档标题
512Kx36 & 1Mx18 CIO DDRII SRAM B2
512Kx36位， 1Mx18位CIO DDRII SRAM B2
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.添加速度斌（ -33 ， -30 ）
2.删除速度斌（ -25 ， -13 ）
1.改变边界扫描出口订单。
2.纠正过冲和下冲的时序图。
1.添加速度斌（ -25 ）
1.纠正了JTAG ID寄存器定义
2.纠正AC时序参数（删除tKHKH最大值）
1.改变最大时钟周期。
2.纠正165FBGA包球的大小。
1.添加上电/掉电时序评论。
2.更新直流电流参数（ICC和ISB） 。
3.更改最大。速箱从-33到-30 。
1.改变ISB1 。
速度斌
-30
-25
-20
-16
1.0
2.0
1.最终规范发布
1.删除X8组织。
2.删除300MHz的速度斌
1.添加300MHz的速度斌
1.待机电流（I改变
SB1
)
前
后
Isb1
-30 :
230
260
-25 :
210
240
-20 :
190
220
-16 :
170
200
从
200
180
160
140
To
230
210
190
170
2003年10月31日
2003年11月28日
最终科幻
最终科幻
草案日期
10月23日2002年
10月24日2002年
备注
ADVANCE
PREMILINARY
0.2
2002年12月16日
PREMILINARY
0.3
0.4
2003年1月27日
2003年3月20日
PREMILINARY
PREMILINARY
0.5
四月。 4 ， 2003
PREMILINARY
0.6
六月。 20 ， 2003
PREMILINARY
0.7
10月20日2003
PREMILINARY
3.0
3.1
六月。 18 ， 2004年
七月。 28 ， 2004年
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
512Kx36 & 1Mx18 CIO DDRII SRAM B2
512Kx36位， 1Mx18位CIO DDRII SRAM B2
特点
1.8V + 0.1V / -0.1V电源。
DLL电路的宽输出数据有效窗口和未来
freguency缩放。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
流水线式，双数据速率操作。
常见的数据输入/输出总线。
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时写晚。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了2位的突发读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配。
两个回波时钟（ CQ和CQ） ，以提高输出数据
可追溯性。
单地址总线。
字节写入（ X18 ， X36 ）的功能。
简单的深度扩展，没有数据争用。
可编程输出阻抗。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15阵列球FBGA ）与13x15mm的机身尺寸
组织
部分
数
K7I163682B-FC30
X36
K7I163682B-FC25
K7I163682B-FC20
K7I163682B-FC16
K7I161882B-FC30
X18
K7I161882B-FC25
K7I161882B-FC20
K7I161882B-FC16
周期
时间
3.3
4.0
5.0
6.0
3.3
4.0
5.0
6.0
ACCESS
单位
时间
0.45
0.45
0.45
0.50
0.45
0.45
0.45
0.50
ns
ns
ns
ns
ns
ns
ns
ns
功能框图
36 （或18 ）
数据
REG
36 （或18 ）
18
（或19 ）
写/读DECODE
写入驱动器
输出选择
LD
读/写
BW
X
4 （或2）
CTRL
逻辑
512Kx36
(1Mx18)
内存
ARRAY
36
（或18 ）
72
（或36 ）
输出驱动器
地址
A0
检测放大器
输出REG
18 （或19 ）
REG ADD
＆放大器;
BURST
逻辑
36 （或18 ）
DQ
CQ ， CQ
K
K
C
C
（回波时钟输出）
CLK
根
选择输出控制
注意事项：
1.数字在（）内为×18的设备。
DDRII SRAM和双数据速率包括由赛普拉斯，瑞萨， IDT ， NEC和三星的技术开发产品家族的新成员。
-2-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS/
SA *
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
NC
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
512Kx36 & 1Mx18 CIO DDRII SRAM B2
6
K
K
SA0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
BW
1
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS/
SA *
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
销刀豆网络gurations
（ TOP VIEW ）
K7I163682B(512Kx36)
BW
2
BW
3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
注意事项：
1. *选中无连接（ NC）引脚被保留用于更高密度的地址，即10A为72MB ， 2A为144MB 。
2. BW
0
控制写入DQ0 ： DQ8 ， BW
1
控制写入DQ9 ： DQ17 ， BW
2
控制写入DQ18 ： DQ26和BW
3
控制写入DQ27 ： DQ35 。
引脚名称
符号
K, K
C, C
CQ ， CQ
DOFF
SA0
SA
DQ0-35
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
6C
9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
2B,3B,11B,3C,10C,11C,2D,3D,11D,3E,10E,11E,2F,3F
11F,2G,3G,11G,3J,10J,11J,3K,10K,11K,2L,3L,11L
3M,10M,11M,2N,3N,11N,3P,10P,11P
4A
8A
7B,7A,5A,5B
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,
4M-8M,4N,8N
10R
11R
2R
1R
3A,1B,9B,10B,1C,2C,9C,1D,9D,10D,1E,2E,9E,
1F,9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K
1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
突发计数地址输入
地址输入
数据输入输出
读，写控制引脚，积极阅读
当高
同步负载引脚，总线周期
序列要被定义时低
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
1
记
读/写
LD
BW
0
， BW
1,
BW
2
， BW
3
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-3-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS/
SA *
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
SA
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
512Kx36 & 1Mx18 CIO DDRII SRAM B2
6
K
K
SA0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
VSS
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
销刀豆网络gurations
（ TOP VIEW ）
K7I161882B(1Mx18)
BW
1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
注意事项：
1. *选中无连接（ NC）引脚为72MB预留更高密度的地址，即2A 。
2. BW
0
控制写入DQ0 ： DQ8和BW
1
控制写入DQ9 ： DQ17 。
引脚名称
符号
K, K
C, C
CQ ， CQ
DOFF
SA0
SA
DQ0-17
读/写
LD
BW
0
， BW
1
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
6C
3A,9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
2B,11B,10C,3D,3E,11E,2F,11F,3G,10J,3K,11K,2L,11L
10M,3N,3P,11P
4A
8A
7B ， 5A
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
7A,1B,3B,5B,9B,10B,1C,2C,3C,9C,11C,1D,2D,9D,10D,11D
1E,2E,9E,10E,1F,3F,9F,10F,1G,2G,9G,10G,11G
1J,2J,3J,9J,11J,1K,2K,9K,10K,1L,3L,9L,10L
1M,2M,3M,9M,11M,1N,2N,9N,10N,11N,1P,2P,9P,10P
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
突发计数地址输入
地址输入
数据输入输出
读，写控制引脚，积极阅读
当高
同步负载引脚，总线周期
序列要被定义时低
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
1
记
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
-4-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
概述
512Kx36 & 1Mx18 CIO DDRII SRAM B2
该K7I163682B和K7I1161882B是18874368位DDR通用I / O
同步流水线突发SRAM的。
他们被组织为524,288字由36bits的K7I163682B和1,048,576字由18位K7I161882B的K7I160882B 。
地址，数据输入，以及所有的控制信号是同步的输入时钟（K或K） 。
正常数据输出同步输出时钟（C和C ） ，但是，当C和C被连接到高电平，
数据输出同步于输入时钟（K和K） 。
读出的数据为参考，以呼应时钟（ CQ CQ或）输出。
读地址和写地址上注册的输入K时钟上升沿。
共用地址总线用于访问地址都为读取和写入操作。
内部突发计数器fiexd到2比特的顺序进行读取和写入操作。
同步管道读取和写入后期实现高速操作。
简单的深度扩展使用LD的端口选择来实现的。
支持与BW字节写操作
0
和BW
1
（ BW
2
和BW
3)
引脚X18 （ X36 ）的设备。
IEEE 1149.1串行边界扫描（ JTAG ）简化monitoriing包垫连接状态与系统。
该K7I163682B和K7I161882B与三星的高性能6T CMOS技术实现
并且是165pin FBGA封装。多电源和接地引脚尽量减少地面反弹。
读操作
读周期由开始启动R / W为高在正输入时钟K的上升沿
地址被提交并存储在读出地址寄存器中以K时钟同步。
对于2位突发的DDR操作时，它会访问两个36位或18位数据字，每个读命令。
第一个流水线的数据转移出以C时钟下面下面k个时钟上升沿触发设备。
下一个脉冲串数据由下面的C时钟上升沿的上升沿触发。
连续读操作initated使用K时钟的上升沿。
和流水线的数据转出装置对C和C时钟的每个上升沿。
在情况C和C连接到高时，输出数据由K和K触发insted的C和C的
当LD被之后的读操作被禁用，则K7I163682B和K7I161882B将首先完成
进入取消模式在下面k个时钟上升沿之前突发读操作。
然后，输出驱动器自动关闭，以高阻抗状态。
回波时钟操作
为了保证输出tracibility ，该SRAM提供输出回波时钟，对恭维时钟CQ和CQ ，
这是与内部数据输出同步。
随路时钟正常运行过程中自由驰骋。
回波时钟由内部输出时钟信号触发，并通过相同的结构转移到外部
作为输出驱动器。
上电/掉电电源电压定序
下面的电电源电压应用推荐： V
SS
, V
DD
, V
DDQ
, V
REF
，则V
IN
. V
DD
和V
DDQ
可以应用
同时，只要V
DDQ
不超过V
DD
超过电期间0.5V 。下面掉电电源电压
拆除顺序建议： V
IN
, V
REF
, V
DDQ
, V
DD
, V
SS
. V
DD
和V
DDQ
可同时被除去，只要V
DDQ
不超过V
DD
通过以上的过程中掉电0.5V 。
-5-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
文档标题
512Kx36 & 1Mx18 CIO DDRII SRAM B2
512Kx36位， 1Mx18位CIO DDRII SRAM B2
修订历史
版本号
0.0
0.1
历史
1.初始文件。
1.添加速度斌（ -33 ， -30 ）
2.删除速度斌（ -25 ， -13 ）
1.改变边界扫描出口订单。
2.纠正过冲和下冲的时序图。
1.添加速度斌（ -25 ）
1.纠正了JTAG ID寄存器定义
2.纠正AC时序参数（删除tKHKH最大值）
1.改变最大时钟周期。
2.纠正165FBGA包球的大小。
1.添加上电/掉电时序评论。
2.更新直流电流参数（ICC和ISB） 。
3.更改最大。速箱从-33到-30 。
1.改变ISB1 。
速度斌
-30
-25
-20
-16
1.0
2.0
1.最终规范发布
1.删除X8组织。
2.删除300MHz的速度斌
1.添加300MHz的速度斌
1.待机电流（I改变
SB1
)
前
后
Isb1
-30 :
230
260
-25 :
210
240
-20 :
190
220
-16 :
170
200
从
200
180
160
140
To
230
210
190
170
2003年10月31日
2003年11月28日
最终科幻
最终科幻
草案日期
10月23日2002年
10月24日2002年
备注
ADVANCE
PREMILINARY
0.2
2002年12月16日
PREMILINARY
0.3
0.4
2003年1月27日
2003年3月20日
PREMILINARY
PREMILINARY
0.5
四月。 4 ， 2003
PREMILINARY
0.6
六月。 20 ， 2003
PREMILINARY
0.7
10月20日2003
PREMILINARY
3.0
3.1
六月。 18 ， 2004年
七月。 28 ， 2004年
最终科幻
最终科幻
所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。 ， LTD 。保留随时更改的权利
规格。三星电子将评估并在该设备的参数回复您的要求和问题。如果您有任何ques-
系统蒸发散，请联系三星分支机构靠近你的办公室，电话或联系总部。
-1-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
512Kx36 & 1Mx18 CIO DDRII SRAM B2
512Kx36位， 1Mx18位CIO DDRII SRAM B2
特点
1.8V + 0.1V / -0.1V电源。
DLL电路的宽输出数据有效窗口和未来
freguency缩放。
I / O电源电压1.5V + 0.1V / -0.1V的1.5VI / O，
1.8V + 0.1V / -0.1V为1.8V的I / O 。
流水线式，双数据速率操作。
常见的数据输入/输出总线。
HSTL I / O
完整的数据一致性，提供最新的数据。
读取同步管道与自定时写晚。
注册地址，控制和数据输入/输出。
在读写端口DDR （双倍数据速率）接口。
修正了2位的突发读取和写入操作。
时钟停止支持，以降低电流。
两个输入时钟（K和K）用于在时钟的精确DDR定时
上升沿只。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配。
两个回波时钟（ CQ和CQ） ，以提高输出数据
可追溯性。
单地址总线。
字节写入（ X18 ， X36 ）的功能。
简单的深度扩展，没有数据争用。
可编程输出阻抗。
JTAG 1149.1兼容的测试访问端口。
165FBGA （ 11×15阵列球FBGA ）与13x15mm的机身尺寸
组织
部分
数
K7I163682B-FC30
X36
K7I163682B-FC25
K7I163682B-FC20
K7I163682B-FC16
K7I161882B-FC30
X18
K7I161882B-FC25
K7I161882B-FC20
K7I161882B-FC16
周期
时间
3.3
4.0
5.0
6.0
3.3
4.0
5.0
6.0
ACCESS
单位
时间
0.45
0.45
0.45
0.50
0.45
0.45
0.45
0.50
ns
ns
ns
ns
ns
ns
ns
ns
功能框图
36 （或18 ）
数据
REG
36 （或18 ）
18
（或19 ）
写/读DECODE
写入驱动器
输出选择
LD
读/写
BW
X
4 （或2）
CTRL
逻辑
512Kx36
(1Mx18)
内存
ARRAY
36
（或18 ）
72
（或36 ）
输出驱动器
地址
A0
检测放大器
输出REG
18 （或19 ）
REG ADD
＆放大器;
BURST
逻辑
36 （或18 ）
DQ
CQ ， CQ
K
K
C
C
（回波时钟输出）
CLK
根
选择输出控制
注意事项：
1.数字在（）内为×18的设备。
DDRII SRAM和双数据速率包括由赛普拉斯，瑞萨， IDT ， NEC和三星的技术开发产品家族的新成员。
-2-
七月。 2004年
修订版3.1
K7I163682B
K7I161882B
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS/
SA *
DQ27
NC
DQ29
NC
DQ30
DQ31
V
REF
NC
NC
DQ33
NC
DQ35
NC
TCK
3
NC
DQ18
DQ28
DQ19
DQ20
DQ21
DQ22
V
DDQ
DQ32
DQ23
DQ24
DQ34
DQ25
DQ26
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
512Kx36 & 1Mx18 CIO DDRII SRAM B2
6
K
K
SA0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
BW
1
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS/
SA *
NC
DQ17
NC
DQ15
NC
NC
V
REF
DQ13
DQ12
NC
DQ11
NC
DQ9
TMS
11
CQ
DQ8
DQ7
DQ16
DQ6
DQ5
DQ14
ZQ
DQ4
DQ3
DQ2
DQ1
DQ10
DQ0
TDI
销刀豆网络gurations
（ TOP VIEW ）
K7I163682B(512Kx36)
BW
2
BW
3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
注意事项：
1. *选中无连接（ NC）引脚被保留用于更高密度的地址，即10A为72MB ， 2A为144MB 。
2. BW
0
控制写入DQ0 ： DQ8 ， BW
1
控制写入DQ9 ： DQ17 ， BW
2
控制写入DQ18 ： DQ26和BW
3
控制写入DQ27 ： DQ35 。
引脚名称
符号
K, K
C, C
CQ ， CQ
DOFF
SA0
SA
DQ0-35
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
6C
9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
2B,3B,11B,3C,10C,11C,2D,3D,11D,3E,10E,11E,2F,3F
11F,2G,3G,11G,3J,10J,11J,3K,10K,11K,2L,3L,11L
3M,10M,11M,2N,3N,11N,3P,10P,11P
4A
8A
7B,7A,5A,5B
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,
4M-8M,4N,8N
10R
11R
2R
1R
3A,1B,9B,10B,1C,2C,9C,1D,9D,10D,1E,2E,9E,
1F,9F,10F,1G,9G,10G,1J,2J,9J,1K,2K,9K
1L,9L,10L,1M,2M,9M,1N,9N,10N,1P,2P,9P
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
突发计数地址输入
地址输入
数据输入输出
读，写控制引脚，积极阅读
当高
同步负载引脚，总线周期
序列要被定义时低
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
1
记
读/写
LD
BW
0
， BW
1,
BW
2
， BW
3
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
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七月。 2004年
修订版3.1
K7I163682B
K7I161882B
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
V
SS/
SA *
DQ9
NC
NC
NC
DQ12
NC
V
REF
NC
NC
DQ15
NC
NC
NC
TCK
3
SA
NC
NC
DQ10
DQ11
NC
DQ13
V
DDQ
NC
DQ14
NC
NC
DQ16
DQ17
SA
4
读/写
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
512Kx36 & 1Mx18 CIO DDRII SRAM B2
6
K
K
SA0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
VSS
NC
DQ7
NC
NC
NC
NC
V
REF
DQ4
NC
NC
DQ1
NC
NC
TMS
11
CQ
DQ8
NC
NC
DQ6
DQ5
NC
ZQ
NC
DQ3
DQ2
NC
NC
DQ0
TDI
销刀豆网络gurations
（ TOP VIEW ）
K7I161882B(1Mx18)
BW
1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
注意事项：
1. *选中无连接（ NC）引脚为72MB预留更高密度的地址，即2A 。
2. BW
0
控制写入DQ0 ： DQ8和BW
1
控制写入DQ9 ： DQ17 。
引脚名称
符号
K, K
C, C
CQ ， CQ
DOFF
SA0
SA
DQ0-17
读/写
LD
BW
0
， BW
1
V
REF
ZQ
V
DD
V
DDQ
V
SS
TMS
TDI
TCK
TDO
NC
PIN号码
6B ，6A
6P ， 6R
11A, 1A
1H
6C
3A,9A,4B,8B,5C,7C,5N-7N,4P,5P,7P,8P,3R-5R,7R-9R
2B,11B,10C,3D,3E,11E,2F,11F,3G,10J,3K,11K,2L,11L
10M,3N,3P,11P
4A
8A
7B ， 5A
2H,10H
11H
5F,7F,5G,7G,5H,7H,5J,7J,5K,7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
2A,10A,4C,8C,4D-8D,5E-7E,6F,6G,6H,6J,6K,5L-7L,4M-8M,4N,8N
10R
11R
2R
1R
7A,1B,3B,5B,9B,10B,1C,2C,3C,9C,11C,1D,2D,9D,10D,11D
1E,2E,9E,10E,1F,3F,9F,10F,1G,2G,9G,10G,11G
1J,2J,3J,9J,11J,1K,2K,9K,10K,1L,3L,9L,10L
1M,2M,3M,9M,11M,1N,2N,9N,10N,11N,1P,2P,9P,10P
描述
输入时钟
输入时钟的输出数据
输出回波时钟
DLL禁用时低
突发计数地址输入
地址输入
数据输入输出
读，写控制引脚，积极阅读
当高
同步负载引脚，总线周期
序列要被定义时低
块写入控制引脚，低电平有效
输入参考电压
输出驱动器阻抗控制输入
电源（ 1.8 V ）
输出电源（ 1.5V或1.8V ）
地
JTAG测试模式选择
JTAG测试数据输入
JTAG测试时钟
JTAG测试数据输出
无连接
3
2
1
记
注意事项：
1.使用C，C ，K或K不能被设定为V
REF
电压。
2.当ZQ引脚直接连接到V
DD
输出阻抗设置为最小值，并且它不能被连接到地或悬空。
3.不连接到芯片的焊盘内部。
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七月。 2004年
修订版3.1
K7I163682B
K7I161882B
概述
512Kx36 & 1Mx18 CIO DDRII SRAM B2
该K7I163682B和K7I1161882B是18874368位DDR通用I / O
同步流水线突发SRAM的。
他们被组织为524,288字由36bits的K7I163682B和1,048,576字由18位K7I161882B的K7I160882B 。
地址，数据输入，以及所有的控制信号是同步的输入时钟（K或K） 。
正常数据输出同步输出时钟（C和C ） ，但是，当C和C被连接到高电平，
数据输出同步于输入时钟（K和K） 。
读出的数据为参考，以呼应时钟（ CQ CQ或）输出。
读地址和写地址上注册的输入K时钟上升沿。
共用地址总线用于访问地址都为读取和写入操作。
内部突发计数器fiexd到2比特的顺序进行读取和写入操作。
同步管道读取和写入后期实现高速操作。
简单的深度扩展使用LD的端口选择来实现的。
支持与BW字节写操作
0
和BW
1
（ BW
2
和BW
3)
引脚X18 （ X36 ）的设备。
IEEE 1149.1串行边界扫描（ JTAG ）简化monitoriing包垫连接状态与系统。
该K7I163682B和K7I161882B与三星的高性能6T CMOS技术实现
并且是165pin FBGA封装。多电源和接地引脚尽量减少地面反弹。
读操作
读周期由开始启动R / W为高在正输入时钟K的上升沿
地址被提交并存储在读出地址寄存器中以K时钟同步。
对于2位突发的DDR操作时，它会访问两个36位或18位数据字，每个读命令。
第一个流水线的数据转移出以C时钟下面下面k个时钟上升沿触发设备。
下一个脉冲串数据由下面的C时钟上升沿的上升沿触发。
连续读操作initated使用K时钟的上升沿。
和流水线的数据转出装置对C和C时钟的每个上升沿。
在情况C和C连接到高时，输出数据由K和K触发insted的C和C的
当LD被之后的读操作被禁用，则K7I163682B和K7I161882B将首先完成
进入取消模式在下面k个时钟上升沿之前突发读操作。
然后，输出驱动器自动关闭，以高阻抗状态。
回波时钟操作
为了保证输出tracibility ，该SRAM提供输出回波时钟，对恭维时钟CQ和CQ ，
这是与内部数据输出同步。
随路时钟正常运行过程中自由驰骋。
回波时钟由内部输出时钟信号触发，并通过相同的结构转移到外部
作为输出驱动器。
上电/掉电电源电压定序
下面的电电源电压应用推荐： V
SS
, V
DD
, V
DDQ
, V
REF
，则V
IN
. V
DD
和V
DDQ
可以应用
同时，只要V
DDQ
不超过V
DD
超过电期间0.5V 。下面掉电电源电压
拆除顺序建议： V
IN
, V
REF
, V
DDQ
, V
DD
, V
SS
. V
DD
和V
DDQ
可同时被除去，只要V
DDQ
不超过V
DD
通过以上的过程中掉电0.5V 。
-5-
七月。 2004年
修订版3.1
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KSN-775A+
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K4S641632H-TL75
K678-3C18010
K4S643232F-TP70
KA2003-BE51A
K24C64-DIRG-S
KA386BS
KPLT1320BD
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