【K7D803671BK7D801871B文档标题8M DDR同步SRAM256Kx36 & 】,IC型号K7D801871B-HC35,K7D801871B-HC35 PDF资料,K7D801871B-HC35经销商,ic,电子元器件-51电子网

K7D803671B

K7D801871B

文档标题

8M DDR同步SRAM

256Kx36 & 512Kx18 SRAM

修订历史

REV号

修订版0.0

修订版0.1

修订版0.2

历史

- 初始文件。

从10％ -ZQ公差变更为15％

从-stop时钟待机电流条件改变

V

IN

=V

DD

-0.2V或固定0.2V至V

IN

=V

IH

或V

IH

-V

DDQ

马克斯。改为2.0V

SA0 ， SA1的边界扫描顺序确定

-Deleted -HC16部分（零件号，国际直拨电话， AC Characterisctics ）

- 绝对最大额定值V

DDQ

从3.13V变化到2.825V

- LBO输入电平从高/低变到V

DDQ

/V

SS

- 停止时钟待机电流条件改变

从K =低，K =高到K =低，K =低

- t

CHQV /

t

CLQV

从0.1ns改为0.2ns的一部分-33

从0.1ns到0.2ns的一部分-30

从0.1ns到0.25ns的-25part

- t

CHQX /

t

CLQX

从-0.3ns变更为-0.2ns为-33一部分

从-0.3ns至-0.2ns为-30一部分

从-0.4ns到-0.25ns的-25part

-

t

CHQZ /

t

CLQZ

从0.1ns改为0.2ns的一部分-33

从0.1ns到0.2ns的一部分-30

从0.1ns到0.25ns的-25part

-

t

KXCH

从1.8ns改为1.7ns的一部分-33

-

t

KXCL

从1.8ns改为1.7ns的一部分-33

- 澄清的特性和有关的时序波形

爆可控性。

补充建议的直流工作条件时钟 - 。

- AC测试条件为V

DDQ

= 1.8V和单端时钟增加。

（AC测试条件2 ）

- 封装热特性加入。

- 添加- HC35部分（零件号，国际直拨电话，交流特性）

- 绝对最大额定值VDDQ从2.825V变为2.4V

- V

CM- CLK

闵从0.6V变到0.68V

- 添加- HC37部分（零件号，国际直拨电话，交流特性）

数据稿

七月。 2000

2000年8月

2000年10月

备注

ADVANCE

修订版0.3

2000年11月

ADVANCE

修订版0.5

修订版0.6

修订版0.7

2001年1月

2001年2月

2001年3月

Prelimary

1.0版

五月。 2001年

最终科幻

修订版2.0

修订版3.0

2001年9月

2002年1月

最终科幻

修订版4.0

2002年1月

最终科幻

所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。， LTD 。保留

右来改变规格。三星电子将评估和回复的参数要求和问题

此设备的。如果您有任何疑问，请联系三星分支机构靠近你的办公室，电话或cortact总部。

-1-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

特点

256Kx36 & 512Kx18 SRAM

最大

频率

370MHz

357MHz

333MHz

300MHz

250MHz

370MHz

357MHz

333MHz

300MHz

250MHz

ACCESS

时间

1.7*

1.9*

2.0*

1.7*

1.9*

2.0*

组织

产品型号

256Kx36或512Kx18组织。

最大工作频率： 370MHz （数据速率： 740Mbps ）

2.5V V

DD

/1.5V V

DDQ

（ 2.0V MAX V

DDQ

).

K7D803671B-HC37

HSTL输入和输出。

K7D803671B-HC35

单差分HSTL时钟。

K7D803671B-HC33

操作同步管道模式与自定时写入延迟。 256Kx36

自由运行高电平和低电平有效回波时钟输出引脚。

K7D803671B-HC30

异步输出使能。

K7D803671B-HC25

注册地址，突发控制和数据输入。

注册输出。

K7D801871B-HC37

单，双数据速率突发读取和写入。

K7D801871B-HC35

突发计数可控随着4最大突发长度

512Kx18

K7D801871B-HC33

Interleved和线性突发模式支持

绕过运营支持

K7D801871B-HC30

可编程阻抗输出驱动器。

K7D801871B-HC25

JTAG边界扫描（ IEEE标准的子集， 1149.1 ）

153 （ 9x17 ）引脚球栅阵列封装（ 14毫米X 22毫米）。

记

： *访问时间等于

t

KXCH /

t

KXCL

功能框图

SA [ 0:17 ]（或SA [ 0:18 ] ）

地址

注册

CE

18 （或19 ）

16 （或17 ）

（突发地址）

BURST

计数器

（突发写

地址）

18 （或19 ）

16 （或17 ）

36 （或18 ）×2

2 ： 1 MUX

写缓冲器

CE

读/写

LD

国内

时钟

发电机

G

数据输出选通

数据输出使能

状态机

36 （或18 ）

DQ

CQ ， CQ

XDIN

Strobe_Out

产量

卜FF器

回波时钟

产量

DATA IN

注册

（ 2级）

2:1

MUX

存储阵列

256Kx36

or

(512Kx18)

十二月

数据输出

K,K

时钟

卜FF器

DATA IN

36(or18)x2

W / D

ARRAY

36(or18)x2

36 （或18 ）×2

S / A阵列

比较

B

1

B

3

ADVANCE

Co

控制

SD / DD

写

地址

注册

（ 2级）

CE

B

2

同步

SELECT

＆放大器;

R / W控制

引脚说明

引脚名称

K, K

SA

0

萨

1

DQ

CQ ， CQ

B

1

B

2

B

3

G

LBO

引脚说明

差分时钟

同步地址输入

同步突发地址输入（ SA

0

= LSB ）

同步数据的I / O

差分输出回波时钟

加载外部地址

突发读/写启用

单/双数据选择

异步输出使能

线性突发顺序

引脚名称

ZQ

TCK

TMS

TDI

TDO

V

REF

V

DD

V

DDQ

V

SS

NC

引脚说明

输出驱动器阻抗控制输入

JTAG测试时钟

JTAG测试模式选择

JTAG测试数据输入

JTAG测试数据输出

HSTL输入参考电压

电源

输出电源

GND

无连接

-2-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

封装引脚配置

（ TOP VIEW ）

K7D803671B(256Kx36)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

2

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

1

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

1

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

3

SA

NC

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

NC

V

DD

SA

TMS

4

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

LBO

V

DD

V

DD

V

SS

SA

V

SS

TDI

5

ZQ

B

1

G

V

DD

V

REF

V

DD

K

V

DD

B

2

B

3

V

DD

V

REF

V

DD

SA

1

SA

0

TCK

256Kx36 & 512Kx18 SRAM

6

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

模式

V

DD

V

DD

V

SS

SA

V

SS

TDO

7

SA

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

SA

V

DD

SA

NC

8

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

2

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

2

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

9

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

*模式引脚（ 6L ）是国内数控。

K7D801871B(512Kx18)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

2

V

DDQ

DQ

V

DDQ

NC

V

DDQ

CQ

1

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

3

SA

NC

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

SA

V

DD

SA

TMS

4

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

LBO

V

DD

V

DD

V

SS

SA

V

SS

TDI

5

ZQ

B

1

G

V

DD

V

REF

V

DD

K

V

DD

B

2

B

3

V

DD

V

REF

V

DD

SA

1

SA

0

TCK

6

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

模式

V

DD

V

DD

V

SS

SA

V

SS

TDO

7

SA

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

SA

V

DD

SA

NC

8

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

CQ

1

V

DDQ

NC

V

DDQ

DQ

V

DDQ

9

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

*模式引脚（ 6L ）是国内数控。

-3-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

功能说明

256Kx36 & 512Kx18 SRAM

该K7D803671B和K7D801871B是9437184位同步管道突发模式SRAM器件。他们被组织成

262,144字由36位K7D803671B和524,288字由18位K7D801871B ，采用了三星先进的制造

CMOS技术。

单差分HSTL电平的时钟， K和K用于启动读/写操作和所有内部操作是自定时的。在

K时钟的上升沿，所有的地址和突发脉冲控制输入在内部登记。数据输入被注册一个循环后

写地址被置位（晚写），日K时钟为单数据速率（SDR ）的上升沿写操作，并在上升和

落K时钟边沿的双倍数据速率（ DDR）写入操作。

数据输出从输出寄存器更新关闭K时钟的上升沿为SDR的读操作，并关闭的上升和下降

一个K时钟的DDR边缘读取操作。自由运行的回波时钟支持哪些是代表性的数据输出接入

时间对所有SDR和DDR的操作。

该芯片采用+ 2.5V电源运作，并与扩展HSTL输入和输出兼容。该包是

9x17 （ 153 ），球栅阵列球上的1.27mm间距。

读操作（单，双）

在SDR读操作，地址和控制登记日K时钟的第一个上升沿，然后内部数组是

K时钟的第一和第二上升沿之间读出。数据输出从输出寄存器更新过的第二个上升沿

一个K时钟。在DDR读操作，地址和控制被登记在K时钟的第一个上升沿，然后在内部

阵列K时钟的第一和第二上升沿之间读两次。数据输出从输出寄存器依次更新

为了爆过K时钟的第二个上升沿和下降沿。

交织和线性突发操作是通过LBO引脚控制，脉冲数是可控与4的最大突发长度。

为了避免数据冲突，需要与上次读取和一次写入操作之间的至少一个NOP操作。

写操作（延迟写入）

在SDR写操作，地址和控制被登记在K个时钟和数据输入的第一个上升沿被注册

日K时钟的下一个上升沿。在DDR写操作，地址和控制登记处的第一个上升沿

一个K时钟和数据输入日K时钟的下一个上升沿和下降沿登记两次。写地址和数据输入是

直到下一个写操作，并且仅在下一写入opeation完全存储在寄存器中的数据是数据输入写入到SRAM中

数组。

回波时钟操作

给K时钟产生的回波时钟自由运行的类型，无论读，写和NOP操作。他们将停止运作

只有当K时钟处于停止状态。

回波时钟被设计成代表数据输出存取时间，这使得回波时钟被用作参考来捕获

数据输出输出。

旁路读操作

当随后读操作的最后一个写操作，其中写入和读出地址发生旁路读操作

相同的。对于这种情况，数据输出是由在寄存器代替SRAM阵列中的数据。

可编程阻抗输出驱动器

数据输出和回声时钟驱动器的阻抗是由一个外部电阻RQ ， ZQ连接引脚和V之间调整

SS

和

等于RQ / 5 。例如， 250Ω电阻会给50Ω的输出阻抗。输出驱动器阻抗容差为15 ％的

测试（由设计10％）和周期性调整，以反映电源电压变化和温度。阻抗更新

发生在周期不激活输出，如取消选择周期的早期。它们也可能发生在以G高启动周期。在

所有情况下的阻抗更新对用户透明，不产生访问时间"push - outs"或其他反常行为

在SRAM中。阻抗更新更频繁地不超过每32个时钟周期出现。时钟周期进行计数的SRAM中是否

选择与否，并请考虑周期的类型被执行。因此，用户可以放心，之后33 contin-

uous读周期发生，将会发生下一次g的阻抗更新是高在K时钟的上升沿。有

没有电时要求的SRAM 。然而，为了保证最佳的输出驱动器阻抗电后， SRAM的需求

1024非读周期。

-4-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

真值表

K

L

↑

G

X

L

X

B1

X

H

L

H

B2

X

L

H

L

H

B3

X

H

L

H

L

X

DQ

高阻

DOUT

DIN

B

256Kx36 & 512Kx18 SRAM

手术

时钟停止

无操作，管线式高-Z

加载地址，单读

加载地址，双读

加载地址，写单

加载地址，双写

增量地址，继续

记

： - B（两者） DIN的写周期和DOUT在读周期。不支持字节写入功能。 X指"Don't Care" 。

- K & K的补充。

突发序列表

4突发操作的交错突发（ LBO = V

DDQ

)

交错突发

A

1

科幻RST地址

案例1

A

0

A

1

案例2

A

0

A

1

案例3

A

0

A

1

案例4

A

0

第四地址

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

记

： - 对于交错突发LBO = V

DDQ

值得推荐。如果LBO = V

DD

，它必须不超过2.63V 。

4突发操作线性突发（ LBO = V

SS

)

线性突发模式

科幻RST地址

案例1

A

1

A

0

A

1

案例2

A

0

A

1

案例3

A

0

A

1

案例4

A

0

第四地址

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

-5-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

文档标题

8M DDR同步SRAM

256Kx36 & 512Kx18 SRAM

修订历史

REV号

修订版0.0

修订版0.1

修订版0.2

历史

- 初始文件。

从10％ -ZQ公差变更为15％

从-stop时钟待机电流条件改变

V

IN

=V

DD

-0.2V或固定0.2V至V

IN

=V

IH

或V

IH

-V

DDQ

马克斯。改为2.0V

SA0 ， SA1的边界扫描顺序确定

-Deleted -HC16部分（零件号，国际直拨电话， AC Characterisctics ）

- 绝对最大额定值V

DDQ

从3.13V变化到2.825V

- LBO输入电平从高/低变到V

DDQ

/V

SS

- 停止时钟待机电流条件改变

从K =低，K =高到K =低，K =低

- t

CHQV /

t

CLQV

从0.1ns改为0.2ns的一部分-33

从0.1ns到0.2ns的一部分-30

从0.1ns到0.25ns的-25part

- t

CHQX /

t

CLQX

从-0.3ns变更为-0.2ns为-33一部分

从-0.3ns至-0.2ns为-30一部分

从-0.4ns到-0.25ns的-25part

-

t

CHQZ /

t

CLQZ

从0.1ns改为0.2ns的一部分-33

从0.1ns到0.2ns的一部分-30

从0.1ns到0.25ns的-25part

-

t

KXCH

从1.8ns改为1.7ns的一部分-33

-

t

KXCL

从1.8ns改为1.7ns的一部分-33

- 澄清的特性和有关的时序波形

爆可控性。

补充建议的直流工作条件时钟 - 。

- AC测试条件为V

DDQ

= 1.8V和单端时钟增加。

（AC测试条件2 ）

- 封装热特性加入。

- 添加- HC35部分（零件号，国际直拨电话，交流特性）

- 绝对最大额定值VDDQ从2.825V变为2.4V

- V

CM- CLK

闵从0.6V变到0.68V

- 添加- HC37部分（零件号，国际直拨电话，交流特性）

数据稿

七月。 2000

2000年8月

2000年10月

备注

ADVANCE

修订版0.3

2000年11月

ADVANCE

修订版0.5

修订版0.6

修订版0.7

2001年1月

2001年2月

2001年3月

Prelimary

1.0版

五月。 2001年

最终科幻

修订版2.0

修订版3.0

2001年9月

2002年1月

最终科幻

修订版4.0

2002年1月

最终科幻

所附的数据表准备并批准三星电子。 SAMSUNG ELECTRONICS CO 。， LTD 。保留

右来改变规格。三星电子将评估和回复的参数要求和问题

此设备的。如果您有任何疑问，请联系三星分支机构靠近你的办公室，电话或cortact总部。

-1-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

特点

256Kx36 & 512Kx18 SRAM

最大

频率

370MHz

357MHz

333MHz

300MHz

250MHz

370MHz

357MHz

333MHz

300MHz

250MHz

ACCESS

时间

1.7*

1.9*

2.0*

1.7*

1.9*

2.0*

组织

产品型号

256Kx36或512Kx18组织。

最大工作频率： 370MHz （数据速率： 740Mbps ）

2.5V V

DD

/1.5V V

DDQ

（ 2.0V MAX V

DDQ

).

K7D803671B-HC37

HSTL输入和输出。

K7D803671B-HC35

单差分HSTL时钟。

K7D803671B-HC33

操作同步管道模式与自定时写入延迟。 256Kx36

自由运行高电平和低电平有效回波时钟输出引脚。

K7D803671B-HC30

异步输出使能。

K7D803671B-HC25

注册地址，突发控制和数据输入。

注册输出。

K7D801871B-HC37

单，双数据速率突发读取和写入。

K7D801871B-HC35

突发计数可控随着4最大突发长度

512Kx18

K7D801871B-HC33

Interleved和线性突发模式支持

绕过运营支持

K7D801871B-HC30

可编程阻抗输出驱动器。

K7D801871B-HC25

JTAG边界扫描（ IEEE标准的子集， 1149.1 ）

153 （ 9x17 ）引脚球栅阵列封装（ 14毫米X 22毫米）。

记

： *访问时间等于

t

KXCH /

t

KXCL

功能框图

SA [ 0:17 ]（或SA [ 0:18 ] ）

地址

注册

CE

18 （或19 ）

16 （或17 ）

（突发地址）

BURST

计数器

（突发写

地址）

18 （或19 ）

16 （或17 ）

36 （或18 ）×2

2 ： 1 MUX

写缓冲器

CE

读/写

LD

国内

时钟

发电机

G

数据输出选通

数据输出使能

状态机

36 （或18 ）

DQ

CQ ， CQ

XDIN

Strobe_Out

产量

卜FF器

回波时钟

产量

DATA IN

注册

（ 2级）

2:1

MUX

存储阵列

256Kx36

or

(512Kx18)

十二月

数据输出

K,K

时钟

卜FF器

DATA IN

36(or18)x2

W / D

ARRAY

36(or18)x2

36 （或18 ）×2

S / A阵列

比较

B

1

B

3

ADVANCE

Co

控制

SD / DD

写

地址

注册

（ 2级）

CE

B

2

同步

SELECT

＆放大器;

R / W控制

引脚说明

引脚名称

K, K

SA

0

萨

1

DQ

CQ ， CQ

B

1

B

2

B

3

G

LBO

引脚说明

差分时钟

同步地址输入

同步突发地址输入（ SA

0

= LSB ）

同步数据的I / O

差分输出回波时钟

加载外部地址

突发读/写启用

单/双数据选择

异步输出使能

线性突发顺序

引脚名称

ZQ

TCK

TMS

TDI

TDO

V

REF

V

DD

V

DDQ

V

SS

NC

引脚说明

输出驱动器阻抗控制输入

JTAG测试时钟

JTAG测试模式选择

JTAG测试数据输入

JTAG测试数据输出

HSTL输入参考电压

电源

输出电源

GND

无连接

-2-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

封装引脚配置

（ TOP VIEW ）

K7D803671B(256Kx36)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

2

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

1

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

1

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

3

SA

NC

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

NC

V

DD

SA

TMS

4

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

LBO

V

DD

V

DD

V

SS

SA

V

SS

TDI

5

ZQ

B

1

G

V

DD

V

REF

V

DD

K

V

DD

B

2

B

3

V

DD

V

REF

V

DD

SA

1

SA

0

TCK

256Kx36 & 512Kx18 SRAM

6

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

模式

V

DD

V

DD

V

SS

SA

V

SS

TDO

7

SA

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

SA

V

DD

SA

NC

8

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

2

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

CQ

2

V

DDQ

DQ

V

DDQ

DQ

V

DDQ

9

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

DQ

V

SS

*模式引脚（ 6L ）是国内数控。

K7D801871B(512Kx18)

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

2

V

DDQ

DQ

V

DDQ

NC

V

DDQ

CQ

1

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

3

SA

NC

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

SA

V

DD

SA

TMS

4

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

LBO

V

DD

V

DD

V

SS

SA

V

SS

TDI

5

ZQ

B

1

G

V

DD

V

REF

V

DD

K

V

DD

B

2

B

3

V

DD

V

REF

V

DD

SA

1

SA

0

TCK

6

SA

V

SS

SA

V

SS

V

DD

V

DD

V

SS

V

DD

V

DD

V

SS

模式

V

DD

V

DD

V

SS

SA

V

SS

TDO

7

SA

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

SA

V

DD

SA

NC

8

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

DQ

V

DDQ

NC

V

DDQ

CQ

1

V

DDQ

NC

V

DDQ

DQ

V

DDQ

9

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

DQ

V

SS

NC

V

SS

*模式引脚（ 6L ）是国内数控。

-3-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

功能说明

256Kx36 & 512Kx18 SRAM

该K7D803671B和K7D801871B是9437184位同步管道突发模式SRAM器件。他们被组织成

262,144字由36位K7D803671B和524,288字由18位K7D801871B ，采用了三星先进的制造

CMOS技术。

单差分HSTL电平的时钟， K和K用于启动读/写操作和所有内部操作是自定时的。在

K时钟的上升沿，所有的地址和突发脉冲控制输入在内部登记。数据输入被注册一个循环后

写地址被置位（晚写），日K时钟为单数据速率（SDR ）的上升沿写操作，并在上升和

落K时钟边沿的双倍数据速率（ DDR）写入操作。

数据输出从输出寄存器更新关闭K时钟的上升沿为SDR的读操作，并关闭的上升和下降

一个K时钟的DDR边缘读取操作。自由运行的回波时钟支持哪些是代表性的数据输出接入

时间对所有SDR和DDR的操作。

该芯片采用+ 2.5V电源运作，并与扩展HSTL输入和输出兼容。该包是

9x17 （ 153 ），球栅阵列球上的1.27mm间距。

读操作（单，双）

在SDR读操作，地址和控制登记日K时钟的第一个上升沿，然后内部数组是

K时钟的第一和第二上升沿之间读出。数据输出从输出寄存器更新过的第二个上升沿

一个K时钟。在DDR读操作，地址和控制被登记在K时钟的第一个上升沿，然后在内部

阵列K时钟的第一和第二上升沿之间读两次。数据输出从输出寄存器依次更新

为了爆过K时钟的第二个上升沿和下降沿。

交织和线性突发操作是通过LBO引脚控制，脉冲数是可控与4的最大突发长度。

为了避免数据冲突，需要与上次读取和一次写入操作之间的至少一个NOP操作。

写操作（延迟写入）

在SDR写操作，地址和控制被登记在K个时钟和数据输入的第一个上升沿被注册

日K时钟的下一个上升沿。在DDR写操作，地址和控制登记处的第一个上升沿

一个K时钟和数据输入日K时钟的下一个上升沿和下降沿登记两次。写地址和数据输入是

直到下一个写操作，并且仅在下一写入opeation完全存储在寄存器中的数据是数据输入写入到SRAM中

数组。

回波时钟操作

给K时钟产生的回波时钟自由运行的类型，无论读，写和NOP操作。他们将停止运作

只有当K时钟处于停止状态。

回波时钟被设计成代表数据输出存取时间，这使得回波时钟被用作参考来捕获

数据输出输出。

旁路读操作

当随后读操作的最后一个写操作，其中写入和读出地址发生旁路读操作

相同的。对于这种情况，数据输出是由在寄存器代替SRAM阵列中的数据。

可编程阻抗输出驱动器

数据输出和回声时钟驱动器的阻抗是由一个外部电阻RQ ， ZQ连接引脚和V之间调整

SS

和

等于RQ / 5 。例如， 250Ω电阻会给50Ω的输出阻抗。输出驱动器阻抗容差为15 ％的

测试（由设计10％）和周期性调整，以反映电源电压变化和温度。阻抗更新

发生在周期不激活输出，如取消选择周期的早期。它们也可能发生在以G高启动周期。在

所有情况下的阻抗更新对用户透明，不产生访问时间"push - outs"或其他反常行为

在SRAM中。阻抗更新更频繁地不超过每32个时钟周期出现。时钟周期进行计数的SRAM中是否

选择与否，并请考虑周期的类型被执行。因此，用户可以放心，之后33 contin-

uous读周期发生，将会发生下一次g的阻抗更新是高在K时钟的上升沿。有

没有电时要求的SRAM 。然而，为了保证最佳的输出驱动器阻抗电后， SRAM的需求

1024非读周期。

-4-

一月。 2002年

修订版4.0

K7D803671B

K7D801871B

真值表

K

L

↑

G

X

L

X

B1

X

H

L

H

B2

X

L

H

L

H

B3

X

H

L

H

L

X

DQ

高阻

DOUT

DIN

B

256Kx36 & 512Kx18 SRAM

手术

时钟停止

无操作，管线式高-Z

加载地址，单读

加载地址，双读

加载地址，写单

加载地址，双写

增量地址，继续

记

： - B（两者） DIN的写周期和DOUT在读周期。不支持字节写入功能。 X指"Don't Care" 。

- K & K的补充。

突发序列表

4突发操作的交错突发（ LBO = V

DDQ

)

交错突发

A

1

科幻RST地址

案例1

A

0

A

1

案例2

A

0

A

1

案例3

A

0

A

1

案例4

A

0

第四地址

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

记

： - 对于交错突发LBO = V

DDQ

值得推荐。如果LBO = V

DD

，它必须不超过2.63V 。

4突发操作线性突发（ LBO = V

SS

)

线性突发模式

科幻RST地址

案例1

A

1

A

0

A

1

案例2

A

0

A

1

案例3

A

0

A

1

案例4

A

0

第四地址

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

-5-

一月。 2002年

修订版4.0