K4Y50164UC
K4Y50084UC
K4Y50044UC
K4Y50024UC
XDR
TM
DRAM
512Mbit的XDR
TM
DRAM （ C-模）
修订版1.1
2006年8月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
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*三星电子保留随时更改产品或规格，恕不另行通知。
XDR是Rambus公司的一个注册商标
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XDR
TM
DRAM
0.0概述
的XDR DRAM设备是一个通用的高性能存储装置适用于广泛的应用范围，
包括计算机存储器，图形，视频，并且其中高带宽和低延迟的所需的任何其它应用程序。
512MB的XDR DRAM器件是CMOS DRAM组织为32M的话由16位。利用差分RAMBUS信号的
级（ DRSL ）技术允许4000/3200/2400 Mb / s的传输速率，而使用传统的系统和电路板设计技术。
XDR DRAM器件能够持续数据传输速度高达8000 MB /秒。
XDR DRAM装置结构允许的最高持续带宽为多，交错随机寻址的存储器交易
系统蒸发散。超过95 ％的利用率高，有效的协议收益率，同时允许精细的访问granuarity 。该器件的八家银行支持最多
四个交错的交易。
1.0功能
最高引脚可用带宽
- 4000/3200/2400 Mb / s的八通道数据速率（ ODR ）信令
双向差分RSL （ DRSL ）
- 灵活的读/写带宽分配
- 最少引脚数
片内匹配
- 自适应阻抗匹配
- 降低系统成本和复杂性的路由
每个DRAM器件的最高持续带宽
- 高达8000 MB / s的持续数据传输率
- 八家银行：全带宽银行交织的交易
- 动态请求调度
- 早期阅读后写，效率最高的支持
- 零刷新占用
低延迟
- 2.0 / 2.5 / 3.33ns请求数据包
- 点 - 点的最快飞行时间数据互连
- 支持低等待时间，快速循环芯
低功耗
- 1.8V V
DD
- 可编程的小摆幅I / O信号（ DRSL ）
- 低功耗PLL / DLL的设计
- 掉电自刷新支持
- 每个引脚的I / O断电的窄幅运行
0.49us刷新间隔（ 32K / 16ms的刷新）
符合RoHS
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DRAM
2.0关键时序参数/部件号
组织
带宽（1 /吨
位
)
a
2400
32Mx16
3200
4000
2400
64Mx8
3200
4000
2400
128Mx4
3200
4000
2400
256Mx2
3200
4000
等待时间（T
RAC
)
b
36
35
28
36
35
28
36
35
28
36
35
28
箱子
c
A
B
C
A
B
C
A
B
C
A
B
C
产品型号
K4Y50164UC-JCA2
K4Y50164UC-JCB3
K4Y50164UC-JCC4
K4Y50084UC-JCA2
K4Y50084UC-JCB3
K4Y50084UC-JCC4
K4Y50044UC-JCA2
K4Y50044UC-JCB3
K4Y50044UC-JCC4
K4Y50024UC-JCA2
K4Y50024UC-JCB3
K4Y50024UC-JCC4
a.Data率Mbit / s的每DQ差分对进行测量。参见第58页上的“时序条件”和60页“时序特性” 。
需要注意的是太比特= T
周期
/8
b.Read访问时间t
RAC
(= t
RCD -R
+t
CAC
）测量纳秒。请参见第61页的“时序参数” 。
c.Timing参数完事。请参见“时序参数”第61页这是需要交错读取交易数量的措施
以实现最高效率（值上限（T
RC -R
/t
RR -D
） 。对于仓A，T
RC -R
/t
RR -D
= 4，且对于仓乙，叔
RC -R
/t
RR -D
= 5箱C，T
RC -R
/t
RR -D
=6.
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DRAM
3.0概述
在图1中的时序图说明的XDR DRAM器件的写入和读取数据。有三组管脚用于正常
存储器存取交易： CFM / CFMN时钟引脚， RQ11..0请求引脚和DQ15..0 / DQN15..0数据引脚。第“N ”附加到
信号名称表示一个差分对的互补信号。
事务是完成一个内存访问所需的数据包的集合。数据包是在总线的信号的一组位Windows 。
有两辆公交车携带的包：在RQ总线和DQ总线。该RQ总线上的每个数据包使用一组2位窗户上的每个信号，
而DQ总线使用一组的每个信号16位的窗口。
在时钟边沿T IN图1中，请求分组（对RQ总线上）中所示的写事务处理
0
包含激活（ ACT ）的命令。这
导致银行的Ba行Ra位于存储器组件被加载到所述读出放大器阵列，用于银行。在第二个请求包
时钟边沿牛逼
1
包含一个写（WR）命令。这会导致数据分组D（ a1）的在边缘
4
要写入的意义栏Ca1的
放大器阵列银行巴。在时钟边沿T A第三个请求包
3
包含另一个写（ WR ）命令。这会导致数据包
D（ A2 ）的边缘牛逼
6
也被写入到列钙。在时钟边沿T A最后一个请求数据包
13
包含一个预充电（PRE）命令。
该请求数据包之间的间隔被限制在图中下面的时间参数：吨
RCD -W
, t
CC
和叔
WRP
。在
此外，该请求包和数据包之间的间隔是通过将n约束
CWD
参数。在CFM /间距
CFMN时钟边沿为t受限
周期
.
图1 ： XDR DRAM器件的写入和读取交易
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
8
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
23
CFM
CFMN
WR
RQ11..0 ACT WR
a0 a1
a2
t
RCD -W
t
CC
DQ15..0
t
CWD
DQN15..0
t
WRP
D(a1)
D(a2)
A0 = {钡，镭}
A1 = { BA， Ca1的}
A2 = {钡，钙}
A3 = { }霸
写事务
T
0
T
1
T
2
T
3
T
4
T
5
T
6
T
7
T
8
T
9
T
10
T
11
T
12
T
13
T
14
T
15
T
16
T
17
T
18
T
19
T
20
T
21
T
22
T
23
CFM
CFMN
RQ11..0 ACT
a0
DQ15..0
DQN15..0
t
RCD -R
RD
a1
t
CC
RD
a2
t
RDP
PRE
a3
Q(a1)
Q(a2)
A2 = {钡，钙}
A3 = { }霸
读事务
读出的交易显示了在时钟边沿T A请求数据包
0
包含ACT命令。这将导致银行巴中MEM-的行RA
储器组件加载到所述读出放大器阵列，用于银行。在时钟边沿T A第二个请求包
5
包含读（ RD ）命令。
这导致在边缘T中的数据包Q（ a1）的
11
可以从读出放大器阵列，用于银行的Ba柱Ca1的读取。第三个请求包
在时钟边沿牛逼
7
包含另一个RD命令。这导致在边缘T中的数据包Q（ a2）的
13
也可以从塔的Ca2读取。最后一个
在时钟边沿牛逼请求包
10
包含PRE命令。
该请求数据包之间的间隔被限制在图中下面的时间参数：吨
RCD -R
, t
CC
和叔
RDP
。在
此外，请求和数据分组之间的间隔是通过将n约束
CAC
参数。
*任何系统或应用程序结合随机存取记忆体产品应合理设计，测试和验证，以确保
正确使用或这些产品的内存访问。不成比例的，过度的和/或重复访问一个特定的地址或
地址可能会导致降低产品的使用寿命。
t
周期
PRE
a3
t
周期
交易一： WR
t
CAC
交易一： RD
A0 = {钡，镭}
A1 = { BA， Ca1的}
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