初步
K4X51323PC - 7 （ 8 ）电子/ G
移动DDR SDRAM
16M X32
移动DDR SDRAM
1
修订版0.6
2005年10月
初步
K4X51323PC - 7 （ 8 ）电子/ G
文档标题
16M X32 Mobile的DDR SDRAM
移动DDR SDRAM
修订历史
修订历史号
0.0
0.1
0.2
- 第一个版本为目标规范
- 对90FBGA JEDEC标准型PKG尺寸的插入。
- 初步数据表
- 插入直流电流值。
- 从DDR333 / DDR266到DDR266 / DDR222频率变化。
- 更新DC电流值。
- 改变PKG维度的表达。
- 更改格式符合JEDEC标准型。
- 普通电源箱的插入。
- 改变IDD3P / 3PS
- 改变IDD6限制。
- 定义最大连拍刷新周期。
- 添加与Vdd的& VDDQ相关的说明。
- 添加与IDD8相关的说明。
草案日期
十月
27. 2004
备注
目标
目标
12月13日2004年
12月20日2004年初步
0.3
2005年2月15日
初步
0.4
0.5
2005年2月18日
初步
07.九月2005年初步
0.6
10月18日2005年
初步
2
修订版0.6
2005年10月
初步
K4X51323PC - 7 （ 8 ）电子/ G
16M X32 Mobile的DDR SDRAM
特点
移动DDR SDRAM
1.8V电源电压，1.8V的I / O电源
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
四家银行的操作
1 / CS
1 CKE
差分时钟输入（ CK和CK ）
MRS周期与解决关键程序
- CAS延迟（ 2,3）
-
突发长度（2 ，4，8 ，16）
- 突发类型（顺序&交错）
- 局部自刷新类型（完全， 1/2，1/4阵列）
- 输出驱动强度控制（全， 1/2，1/4 ， 1/8）
内部温度补偿自刷新
深度掉电模式
除了数据& DM所有输入进行采样，系统时钟（ CK ）的正向优势。
数据选通信号， DM为屏蔽的两端数据的I / O事务。
边沿对齐的数据输出，中心对齐的数据输入。
无DLL ; CK到DQS不同步。
DM0 - DM3为只写屏蔽。
自动刷新占空比
-
7.8us为-25 85
°C
工作频率
DDR266
速度@ CL2
*1
速度@ CL3
*1
注意：
1. CAS延迟
DDR222
66Mhz
111Mhz
83Mhz
133Mhz
地址配置
组织
16M X32
- DM被内部匹配DQ和DQS相同。
银行
BA0,BA1
ROW
A0 - A12
COLUMN
A0 - A8
订购信息
产品型号
K4X51323PC-7(8)E/GC3
K4X51323PC-7(8)E/GCA
最大频率。
133MHz(CL=3),83MHz(CL=2)
111MHz(CL=3),66MHz(CL=2)
接口
LVCMOS
包
90FBGA
铅（无铅）
- 7 （ 8 ） E： 90FBGA铅（无铅） ，正常功耗，宽温（ -25
°C
~ 85
°C)
- 7 （ 8 ）G ： 90FBGA铅（无铅） ，低功耗，宽温（ -25
°C
~ 85
°C)
- C3 / CA： 133MHz的（CL = 3） / 111MHz （CL = 3）
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愿景可以申请。
3
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初步
K4X51323PC - 7 （ 8 ）电子/ G
功能框图
移动DDR SDRAM
32
LWE
I / O控制
CK ， CK
数据输入寄存器
串行到并行
LDM
BANK SELECT
64
2Mx64
输出缓冲器
2位预取
SENSE AMP
刷新计数器
行缓冲区
行解码器
2Mx64
2Mx64
2Mx64
64
32
X32
DQI
地址寄存器
CK ， CK
添加
列解码器
LCBR
LRAS
上校缓冲区
延迟&突发长度
频闪
将军
数据选通
编程注册
LCKE
LRAS LCBR
LWE
LCAS
LWCBR
LDM
注册时间
DM输入寄存器
CK ， CK
CKE
CS
RAS
CAS
WE
DM
4
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K4X51323PC - 7 （ 8 ）电子/ G
<底视图
*1
＆ GT ;
E
1
9
A
B
C
D
E
F
G
D
1
H
J
K
L
M
N
P
R
E
球NAME
CK ， CK
CS
A
A1
b
CKE
A0 ~ A12
BA0 BA1
RAS
D
e
8
7
6
5
4
3
2
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
1
V
SS
V
DDQ
V
SSQ
V
DDQ
V
SSQ
V
DD
CKE
A9
A6
A4
V
SSQ
V
DDQ
V
SSQ
V
DDQ
V
SS
2
移动DDR SDRAM
<顶视图
*2
＆ GT ;
90Ball （ 6×15 ） FBGA
3
V
SSQ
DQ30
DQ28
DQ26
DQ24
NC
CK
A12
A8
A5
DQ8
DQ10
DQ12
DQ14
V
SSQ
7
V
DDQ
DQ17
DQ19
DQ21
DQ23
NC
WE
CS
A10
A2
DQ7
DQ5
DQ3
DQ1
V
DDQ
8
DQ16
DQ18
DQ20
DQ22
DQS2
DM2
CAS
BA0
A0
DM0
DQS0
DQ6
DQ4
DQ2
DQ0
9
VDD
V
SSQ
V
DDQ
V
SSQ
V
DDQ
V
SS
RAS
BA1
A1
A3
V
DDQ
V
SSQ
V
DDQ
V
SSQ
V
DD
包装尺寸和引脚配置
DQ31
DQ29
DQ27
DQ25
DQS3
DM3
CK
A11
A7
DM1
DQS1
DQ9
DQ11
DQ13
DQ15
球功能
系统差分时钟
芯片选择
时钟使能
地址
银行选择地址
行地址选通
列地址选通
写使能
数据输入掩码
数据选通
数据输入/输出
电源/接地
数据输出电源/接地
[单位::毫米]
z
<顶部
意见
*1
＆ GT ;
CAS
WE
DM0~3
DQS0~3
DQ0 31
V
DD
/V
SS
V
DDQ
/V
SSQ
＃ A1球原产地指标
三星
周
K4X51323PC-XXXX
符号
A
A
1
E
E
1
D
D
1
e
b
z
民
-
0.25
10.9
-
13.2
-
-
0.45
-
典型值
-
-
11.0
6.40
13.0
11.2
0.80
0.50
-
最大
1.00
-
11.1
-
13.1
-
-
0.55
0.10
修订版0.6
2005年10月
ES
5
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