【SDRAM 64Mb的H-模具（ X32 ）CMOS SDRAM64MB H-模具（ X32 ） S】,IC型号K4S643232H,K4S643232H PDF资料,K4S643232H经销商,ic,电子元器件-51电子网

SDRAM 64Mb的H-模具（ X32 ）

CMOS SDRAM

64MB H-模具（ X32 ） SDRAM规格

修订版1.4

2004年8月

*三星电子保留随时更改产品或规格，恕不另行通知。

-1-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

修订历史

版本0.0 （ 2003年6月）

- 目标规范首次发布。

版本0.1 （ 2003年7月）

- 删除速度4.5ns 。

版本0.2 （ 2003年9月）

- 初步规范发布。

版本1.0 （ 2003年11月）

- 最终规格发布。

版本1.1 （ 2003年12月）

- 修正错字。

版本1.2 （ 2003年12月）

- 修正负荷上限50pF的-> 30pF的&错字。

版本1.3 （ 2004年2月）

- 修正错字。

版本1.4 （ 2004年8月）

- 修正错字。

CMOS SDRAM

-2-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

512K X 32位×4银行SDRAM

特点

JEDEC标准的3.3V电源

LVTTL与复用地址兼容

四家银行的操作

MRS循环地址重点项目

- 。 CAS延迟时间（ 2 & 3 ）

- 。突发长度（1， 2，4， 8 &全页）

- 。突发类型（顺序&交错）

所有输入进行采样，系统时钟的正边沿。

突发读取单个位的写操作

DQM用于屏蔽

自动&自我刷新

64ms的刷新周期（ 4K周期）

CMOS SDRAM

概述

该K4S643232H为67,108,864比特同步高数据速率动态随机存储器组织成4× 524,288字由32位制作

与三星的高性能CMOS技术。同步设计允许使用系统时钟的精确周期控制。

I / O事务处理可在每个时钟周期。工作频率，可编程突发长度和可编程范围

延迟允许在同一设备来对各种高带宽，高性能存储系统的应用是有用的。

订购信息

产品型号

K4S643232H-TC/L70

K4S643232H-TC/L60

K4S643232H-TC/L55

K4S643232H-TC/L50

2MB ×32

Orgainization

最大频率。

143MHz(CL=3)

166MHz(CL=3)

183MHz(CL=3)

200MHz(CL=3)

LVTTL

86pin TSOP （II）的

接口

包

组织

2Mx32

行地址

A0~A10

列地址

A0-A7

行&列地址的配置

-3-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

包装物理尺寸

CMOS SDRAM

0~8°C

#86

#44

0.25

典型值

0.010

#43

0.125

+0.075

-0.035

0.005

+0.003

-0.001

( 0.50 )

0.020

22.62

最大

0.891

22.22

0.875

0.10

最大

0.004

0.61

(

)

0.024

0.10

0.004

0.21

0.008

0.05

0.002

1.00

0.039

0.10

0.004

1.20

最大

0.047

0.20

-0.03

0.0079

+0.003

-0.001

+0.07

0.50

0.0197

0.05

民

0.002

86Pin TSOP （ II ）包装尺寸

-4-

修订版1.4 2004年8月

0.45~0.75

0.018~0.030

11.76±

0.20

0.463±

0.008

10.16

0.400

SDRAM 64Mb的H-模具（ X32 ）

功能框图

CMOS SDRAM

I / O控制

LWE

LDQM

数据输入寄存器

BANK SELECT

512K ×32

SENSE AMP

512K ×32

刷新计数器

输出缓冲器

行解码器

行缓冲区

DQI

地址寄存器

CLK

添加

列解码器

上校缓冲区

延迟&突发长度

LRAS

LCBR

LCKE

LRAS

LCBR

LWE

LCAS

注册时间

编程注册

LWCBR

LDQM

CLK

CKE

RAS

CAS

DQM

-5-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

CMOS SDRAM

64MB H-模具（ X32 ） SDRAM规格

修订版1.4

2004年8月

*三星电子保留随时更改产品或规格，恕不另行通知。

-1-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

修订历史

版本0.0 （ 2003年6月）

- 目标规范首次发布。

版本0.1 （ 2003年7月）

- 删除速度4.5ns 。

版本0.2 （ 2003年9月）

- 初步规范发布。

版本1.0 （ 2003年11月）

- 最终规格发布。

版本1.1 （ 2003年12月）

- 修正错字。

版本1.2 （ 2003年12月）

- 修正负荷上限50pF的-> 30pF的&错字。

版本1.3 （ 2004年2月）

- 修正错字。

版本1.4 （ 2004年8月）

- 修正错字。

CMOS SDRAM

-2-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

512K X 32位×4银行SDRAM

特点

JEDEC标准的3.3V电源

LVTTL与复用地址兼容

四家银行的操作

MRS循环地址重点项目

- 。 CAS延迟时间（ 2 & 3 ）

- 。突发长度（1， 2，4， 8 &全页）

- 。突发类型（顺序&交错）

所有输入进行采样，系统时钟的正边沿。

突发读取单个位的写操作

DQM用于屏蔽

自动&自我刷新

64ms的刷新周期（ 4K周期）

CMOS SDRAM

概述

该K4S643232H为67,108,864比特同步高数据速率动态随机存储器组织成4× 524,288字由32位制作

与三星的高性能CMOS技术。同步设计允许使用系统时钟的精确周期控制。

I / O事务处理可在每个时钟周期。工作频率，可编程突发长度和可编程范围

延迟允许在同一设备来对各种高带宽，高性能存储系统的应用是有用的。

订购信息

产品型号

K4S643232H-TC/L70

K4S643232H-TC/L60

K4S643232H-TC/L55

K4S643232H-TC/L50

2MB ×32

Orgainization

最大频率。

143MHz(CL=3)

166MHz(CL=3)

183MHz(CL=3)

200MHz(CL=3)

LVTTL

86pin TSOP （II）的

接口

包

组织

2Mx32

行地址

A0~A10

列地址

A0-A7

行&列地址的配置

-3-

修订版1.4 2004年8月

SDRAM 64Mb的H-模具（ X32 ）

包装物理尺寸

CMOS SDRAM

0~8°C

#86

#44

0.25

典型值

0.010

#43

0.125

+0.075

-0.035

0.005

+0.003

-0.001

( 0.50 )

0.020

22.62

最大

0.891

22.22

0.875

0.10

最大

0.004

0.61

(

)

0.024

0.10

0.004

0.21

0.008

0.05

0.002

1.00

0.039

0.10

0.004

1.20

最大

0.047

0.20

-0.03

0.0079

+0.003

-0.001

+0.07

0.50

0.0197

0.05

民

0.002

86Pin TSOP （ II ）包装尺寸

-4-

修订版1.4 2004年8月

0.45~0.75

0.018~0.030

11.76±

0.20

0.463±

0.008

10.16

0.400

SDRAM 64Mb的H-模具（ X32 ）

功能框图

CMOS SDRAM

I / O控制

LWE

LDQM

数据输入寄存器

BANK SELECT

512K ×32

SENSE AMP

512K ×32

刷新计数器

输出缓冲器

行解码器

行缓冲区

DQI

地址寄存器

CLK

添加

列解码器

上校缓冲区

延迟&突发长度

LRAS

LCBR

LCKE

LRAS

LCBR

LWE

LCAS

注册时间

编程注册

LWCBR

LDQM

CLK

CKE

RAS

CAS

DQM

-5-

修订版1.4 2004年8月