SDRAM 64Mb的H-模具（ X32 ）
修订历史
版本0.0 （ 2003年6月）
- 目标规范首次发布。
版本0.1 （ 2003年7月）
- 删除速度4.5ns 。
版本0.2 （ 2003年9月）
- 初步规范发布。
版本1.0 （ 2003年11月）
- 最终规格发布。
版本1.1 （ 2003年12月）
- 修正错字。
版本1.2 （ 2003年12月）
- 修正负荷上限50pF的-> 30pF的&错字。
版本1.3 （ 2004年2月）
- 修正错字。
CMOS SDRAM
-2-
修订版1.3日。 2004年
SDRAM 64Mb的H-模具（ X32 ）
512K X 32位×4银行SDRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有输入进行采样，系统时钟的正边沿。
突发读取单个位的写操作
DQM用于屏蔽
自动&自我刷新
64ms的刷新周期（ 4K周期）
CMOS SDRAM
概述
该K4S643232H为67,108,864比特同步高数据速率动态随机存储器组织成4× 524,288字由32位制作
与三星的高性能CMOS技术。同步设计允许使用系统时钟的精确周期控制。
I / O事务处理可在每个时钟周期。工作频率，可编程突发长度和可编程范围
延迟允许在同一设备来对各种高带宽，高性能存储系统的应用是有用的。
订购信息
产品型号
K4S643232H-TC/L70
K4S643232H-TC/L60
K4S643232H-TC/L55
K4S643232H-TC/L50
512K ×32
Orgainization
最大频率。
143MHz(CL=3)
166MHz(CL=3)
183MHz(CL=3)
200MHz(CL=3)
LVTTL
86pin TSOP （II）的
接口
包
组织
2Mx32
行地址
A0~A10
列地址
A0-A7
行&列地址的配置
-3-
修订版1.3日。 2004年
SDRAM 64Mb的H-模具（ X32 ）
修订历史
版本0.0 （ 2003年6月）
- 目标规范首次发布。
版本0.1 （ 2003年7月）
- 删除速度4.5ns 。
版本0.2 （ 2003年9月）
- 初步规范发布。
版本1.0 （ 2003年11月）
- 最终规格发布。
版本1.1 （ 2003年12月）
- 修正错字。
版本1.2 （ 2003年12月）
- 修正负荷上限50pF的-> 30pF的&错字。
版本1.3 （ 2004年2月）
- 修正错字。
版本1.4 （ 2004年8月）
- 修正错字。
CMOS SDRAM
-2-
修订版1.4 2004年8月
SDRAM 64Mb的H-模具（ X32 ）
512K X 32位×4银行SDRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有输入进行采样，系统时钟的正边沿。
突发读取单个位的写操作
DQM用于屏蔽
自动&自我刷新
64ms的刷新周期（ 4K周期）
CMOS SDRAM
概述
该K4S643232H为67,108,864比特同步高数据速率动态随机存储器组织成4× 524,288字由32位制作
与三星的高性能CMOS技术。同步设计允许使用系统时钟的精确周期控制。
I / O事务处理可在每个时钟周期。工作频率，可编程突发长度和可编程范围
延迟允许在同一设备来对各种高带宽，高性能存储系统的应用是有用的。
订购信息
产品型号
K4S643232H-TC/L70
K4S643232H-TC/L60
K4S643232H-TC/L55
K4S643232H-TC/L50
2MB ×32
Orgainization
最大频率。
143MHz(CL=3)
166MHz(CL=3)
183MHz(CL=3)
200MHz(CL=3)
LVTTL
86pin TSOP （II）的
接口
包
组织
2Mx32
行地址
A0~A10
列地址
A0-A7
行&列地址的配置
-3-
修订版1.4 2004年8月
