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K4S643232F
CMOS SDRAM
2M ×32 SDRAM
512K X 32位×4银行
同步DRAM
LVTTL
修订版1.0
2002年1月
三星电子公司保留更改产品或规格，恕不另行通知。
-1-
1.0版（2002年1月）
K4S643232F
修订历史
版本1.0 （ 2002年1月16日）
定义DC规格。
CMOS SDRAM
版本0.1 （ 2001年9月3日） -
初步
增加K4S643232F -TC / L55
版本0.0 （ 2001年9月3日） -
目标规格
初稿
-2-
1.0版（2002年1月）
K4S643232F
512K X 32位×4银行同步DRAM
特点
3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS周期与解决关键程序
- 。 CAS延迟（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有的输入进行采样，该系统的正向边沿
时钟
突发读取单位写操作
DQM用于屏蔽
自动&自我刷新
15.6us刷新占空比
CMOS SDRAM
概述
该K4S643232F为67,108,864位同步高速数据
率动态RAM组织为4× 524,288字32位，
制造与三星的高性能CMOS技
术。同步设计允许与精确的周期控制
使用系统时钟。 I / O事务处理可在每
时钟周期。工作频率范围，可编程
突发长度和可编程延迟允许在同一设备
要为各种高带宽，高性能有用
存储器系统的应用程序。
订购信息
产品型号
K4S643232F-TC/L45
K4S643232F-TC/L50
K4S643232F-TC/L55
K4S643232F-TC/L60
K4S643232F-TC/L70
最大频率。
222MHz
200MHz
183MHz
166MHz
143MHz
接口
包
LVTTL
86
TSOP （II）的
功能框图
I / O控制
LWE
数据输入寄存器
LDQM
BANK SELECT
512K ×32
512K ×32
512K ×32
512K ×32
刷新计数器
输出缓冲器
行解码器
SENSE AMP
行缓冲区
DQI
地址寄存器
CLK
添加
列解码器
上校缓冲区
延迟&突发长度
LRAS
LCBR
LCKE
LRAS
LCBR
LWE
LCAS
编程注册
LWCBR
LDQM
注册时间
CLK
CKE
CS
RAS
CAS
WE
DQM
*三星电子保留权利
改变产品或规格不
通知。
-3-
1.0版（2002年1月）
K4S643232F
引脚配置
（ TOP VIEW ）
CMOS SDRAM
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
N.C
V
DD
DQM0
WE
CAS
RAS
CS
N.C
BA0
BA1
A10/AP
A0
A1
A2
DQM2
V
DD
N.C
DQ16
V
SSQ
DQ17
DQ18
V
DDQ
DQ19
DQ20
V
SSQ
DQ21
DQ22
V
DDQ
DQ23
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
N.C
V
SS
DQM1
N.C
N.C
CLK
CKE
A9
A8
A7
A6
A5
A4
A3
DQM3
V
SS
N.C
DQ31
V
DDQ
DQ30
DQ29
V
SSQ
DQ28
DQ27
V
DDQ
DQ26
DQ25
V
SSQ
DQ24
V
SS
86Pin TSOP （II）的
（ 400mil X 875mil ）
（0.5毫米针距）
-4-
1.0版（2002年1月）
K4S643232F
引脚功能说明
针
CLK
CS
名字
系统时钟
芯片选择
输入功能
活跃在正边沿采样所有输入。
CMOS SDRAM
禁用或启用的设备操作，除了用屏蔽或使所有输入
CLK ， CKE和DQM 。
面罩系统时钟从下一个时钟周期冻结操作。
CKE应该启用的至少一个周期之前的新命令。
禁止输入缓冲器掉电模式。
行/列地址被复用在相同的针。
行地址： RA
0
RA
10
，列地址： CA
0
CA
7
选择bank中的行地址锁存器的时间被激活。
在列地址锁存器时选择的读/写的银行。
锁存器与RAS低CLK的正边沿行地址。
让行存取&预充电。
闩锁与中科院低CLK的正边沿列地址。
启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
使得数据输出高阻，T
SHZ
后的时钟和掩模的输出。
块中的数据输入时， DQM活跃。
数据输入/输出复用在相同的针。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪音
免疫力。
该引脚建议留在设备上的连接。
CKE
时钟使能
A
0
~ A
10
BA0,1
RAS
CAS
WE
DQM0 3
DQ
0
~
31
地址
银行选择地址
行地址选通
列地址选通
写使能
数据输入/输出面膜
数据输入/输出
电源/接地
数据输出电源/接地
无连接
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
-5-
1.0版（2002年1月）
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