SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
CMOS SDRAM
64MB H- SDRAM芯片规格
修订版1.8
2004年8月
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
修订历史
版本0.0 （ 2003年5月）
- 目标规范发布
版本0.1 （ 2003年7月）
- 初步规范发布
版本0.2 （ 2003年8月）
- 改进的IBIS特点。
版本1.0 （ 2003年9月）
- 定稿。
版本1.1 （ 2003年9月）
- 修正了IBIS规范。
版本1.2 （ 2003年10月）
- 删除的速度7C在X4 / X8 。
版本1.3 （ 2003年10月）
- 删除AC参数注5 。
版本1.4 （ 2003年11月）
- 修正引脚功能描述。
版本1.5 （ 2004年2月）
- 修正错字。
版本1.6 （ 2004年3月）
- 修正引脚说明。
版本1.7 （ 2004年5月）
- 补充说明5.造句TRDL参数。
CMOS SDRAM
版本1.8 （ 2004年8月）
- 在AC特性改进的CLK周期时间（ TCC ）的参数。
（如果你想使用的CL = 2不CL = 3 ，最高工作频率为100MHz ，无论其速度仓）。
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
4M X 4Bit的×4 / 2米x 8位×4 / 1米x 16Bit的×4银行SDRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有输入进行采样，系统时钟的正向沿
突发读取单个位的写操作
DQM （ X4，X8 ） & L（ U） DQM （ X16 ）的屏蔽
自动&自我刷新
64ms的刷新周期（ 4K周期）
CMOS SDRAM
概述
该K4S640432H / K4S640832H / K4S641632H为67,108,864比特同步高数据速率动态随机存储器组织成4个
4194304字由4位/ 4× 2,097,152字由8位/ 4× 1,048,576字×16位，制造与三星的高perfor-
曼斯CMOS技术。同步设计允许精确的周期控制与利用系统时钟的I / O事务是可能的
在每个时钟周期。工作频率范围，可编程突发长度和可编程延迟允许在同一台设备，以
针对各种不同的高带宽，高性能存储系统的应用是有用的。
订购信息
产品型号
K4S640432H-TC(L)75
K4S640832H-TC(L)75
K4S641632H-TC(L)60
K4S641632H-TC(L)70
K4S641632H-TC(L)75
4MB ×16
Orgainization
16MB ×4
8MB ×8
最大频率。
133MHz(CL=3)
133MHz(CL=3)
166MHz(CL=3)
143MHz(CL=3)
133MHz(CL=3)
LVTTL
54pin TSOP （II）的
接口
包
组织
16Mx4
8Mx8
4Mx16
行地址
A0~A11
A0~A11
A0~A11
列地址
A0-A9
A0-A8
A0-A7
行&列地址的配置
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
包装物理尺寸
CMOS SDRAM
0~8°C
0.25
典型值
0.010
#54
#28
0.45~0.75
0.018~0.030
0.05
民
0.002
( 0.50 )
0.020
11.76±
0.20
0.463±
0.008
#1
22.62
最大
0.891
22.22
0.875
0.10
最大
0.004
(
0.71
)
0.028
±
0.10
±
0.004
#27
0.21
0.008
±
0.05
±
0.002
1.00
0.039
±
0.10
±
0.004
0.30
-0.05
0.012
+0.004
-0.002
+0.10
0.80
0.0315
54Pin TSOP （ II ）包装尺寸
10.16
0.400
0.125
+0.075
-0.035
0.005
+0.003
-0.001
1.20
最大
0.047
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
功能框图
CMOS SDRAM
I / O控制
LWE
LDQM
数据输入寄存器
BANK SELECT
4M ×4 / 2M ×8 / 1M ×16
SENSE AMP
4M ×4 / 2M ×8 / 1M ×16
4M ×4 / 2M ×8 / 1M ×16
4M ×4 / 2M ×8 / 1M ×16
刷新计数器
输出缓冲器
行解码器
行缓冲区
DQI
地址寄存器
CLK
添加
列解码器
上校缓冲区
延迟&突发长度
LRAS
LCBR
LCKE
LRAS
LCBR
LWE
LCAS
注册时间
编程注册
LWCBR
LDQM
CLK
CKE
CS
RAS
CAS
WE
L（ U） DQM
*
三星电子公司保留更改产品或规格，恕不另行通知。
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
CMOS SDRAM
64MB H- SDRAM芯片规格
修订版1.8
2004年8月
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
修订历史
版本0.0 （ 2003年5月）
- 目标规范发布
版本0.1 （ 2003年7月）
- 初步规范发布
版本0.2 （ 2003年8月）
- 改进的IBIS特点。
版本1.0 （ 2003年9月）
- 定稿。
版本1.1 （ 2003年9月）
- 修正了IBIS规范。
版本1.2 （ 2003年10月）
- 删除的速度7C在X4 / X8 。
版本1.3 （ 2003年10月）
- 删除AC参数注5 。
版本1.4 （ 2003年11月）
- 修正引脚功能描述。
版本1.5 （ 2004年2月）
- 修正错字。
版本1.6 （ 2004年3月）
- 修正引脚说明。
版本1.7 （ 2004年5月）
- 补充说明5.造句TRDL参数。
CMOS SDRAM
版本1.8 （ 2004年8月）
- 在AC特性改进的CLK周期时间（ TCC ）的参数。
（如果你想使用的CL = 2不CL = 3 ，最高工作频率为100MHz ，无论其速度仓）。
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
4M X 4Bit的×4 / 2米x 8位×4 / 1米x 16Bit的×4银行SDRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8 &全页）
- 。突发类型（顺序&交错）
所有输入进行采样，系统时钟的正向沿
突发读取单个位的写操作
DQM （ X4，X8 ） & L（ U） DQM （ X16 ）的屏蔽
自动&自我刷新
64ms的刷新周期（ 4K周期）
CMOS SDRAM
概述
该K4S640432H / K4S640832H / K4S641632H为67,108,864比特同步高数据速率动态随机存储器组织成4个
4194304字由4位/ 4× 2,097,152字由8位/ 4× 1,048,576字×16位，制造与三星的高perfor-
曼斯CMOS技术。同步设计允许精确的周期控制与利用系统时钟的I / O事务是可能的
在每个时钟周期。工作频率范围，可编程突发长度和可编程延迟允许在同一台设备，以
针对各种不同的高带宽，高性能存储系统的应用是有用的。
订购信息
产品型号
K4S640432H-TC(L)75
K4S640832H-TC(L)75
K4S641632H-TC(L)60
K4S641632H-TC(L)70
K4S641632H-TC(L)75
4MB ×16
Orgainization
16MB ×4
8MB ×8
最大频率。
133MHz(CL=3)
133MHz(CL=3)
166MHz(CL=3)
143MHz(CL=3)
133MHz(CL=3)
LVTTL
54pin TSOP （II）的
接口
包
组织
16Mx4
8Mx8
4Mx16
行地址
A0~A11
A0~A11
A0~A11
列地址
A0-A9
A0-A8
A0-A7
行&列地址的配置
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
包装物理尺寸
CMOS SDRAM
0~8°C
0.25
典型值
0.010
#54
#28
0.45~0.75
0.018~0.030
0.05
民
0.002
( 0.50 )
0.020
11.76±
0.20
0.463±
0.008
#1
22.62
最大
0.891
22.22
0.875
0.10
最大
0.004
(
0.71
)
0.028
±
0.10
±
0.004
#27
0.21
0.008
±
0.05
±
0.002
1.00
0.039
±
0.10
±
0.004
0.30
-0.05
0.012
+0.004
-0.002
+0.10
0.80
0.0315
54Pin TSOP （ II ）包装尺寸
10.16
0.400
0.125
+0.075
-0.035
0.005
+0.003
-0.001
1.20
最大
0.047
修订版1.8 2004年8月
SDRAM 64Mb的H-模（ X4，X8 ， X16 ）
功能框图
CMOS SDRAM
I / O控制
LWE
LDQM
数据输入寄存器
BANK SELECT
4M ×4 / 2M ×8 / 1M ×16
SENSE AMP
4M ×4 / 2M ×8 / 1M ×16
4M ×4 / 2M ×8 / 1M ×16
4M ×4 / 2M ×8 / 1M ×16
刷新计数器
输出缓冲器
行解码器
行缓冲区
DQI
地址寄存器
CLK
添加
列解码器
上校缓冲区
延迟&突发长度
LRAS
LCBR
LCKE
LRAS
LCBR
LWE
LCAS
注册时间
编程注册
LWCBR
LDQM
CLK
CKE
CS
RAS
CAS
WE
L（ U） DQM
*
三星电子公司保留更改产品或规格，恕不另行通知。
修订版1.8 2004年8月
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