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SDRAM 512Mb的B-模（ X4，X8 ， X16 ）
CMOS SDRAM
512MB B- SDRAM芯片规格
54 TSOP - II与无铅
（符合RoHS ）
修订版1.1
2004年8月
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版。 2004年8月1.1
SDRAM 512Mb的B-模（ X4，X8 ， X16 ）
修订历史
版本1.0 （ 2004年1月）
- 第一次发布。
版本1.1 （ 2004年8月）
- 修正错字。
CMOS SDRAM
修订版。 2004年8月1.1
SDRAM 512Mb的B-模（ X4，X8 ， X16 ）
CMOS SDRAM
32M X 4Bit的×4银行/ 16M X 8位×4银行/ 8M X 16Bit的×4银行SDRAM
特点
JEDEC标准的3.3V电源
LVTTL与复用地址兼容
四家银行的操作
MRS循环地址重点项目
- 。 CAS延迟时间（ 2 & 3 ）
- 。突发长度（1， 2，4， 8）的
- 。突发类型（顺序&交错）
所有输入进行采样，系统时钟的正边沿。
突发读取单个位的写操作
DQM （ X4，X8 ） & L（ U） DQM （ X16 ）的屏蔽
自动&自我刷新
64ms的刷新周期（ 8K循环）
54 TSOP （ II ）的Pb -Free包装
符合RoHS
概述
该K4S510432B / K4S510832B / K4S511632B为536,870,912比特同步高数据速率动态随机存储器组织成4个
33554432字由4位/ 4× 16777216字由8位/ 4× 8,388,608字×16位，制造与三星的高perfor-
曼斯CMOS技术。同步设计允许精确的周期控制与利用系统时钟的I / O事务是可能的
在每个时钟周期。工作频率范围，可编程突发长度和可编程延迟允许在同一台设备，以
针对各种不同的高带宽，高性能存储系统的应用是有用的。
订购信息
产品型号
K4S510432B-UC(L)75
K4S510832B-UC(L)75
K4S511632B-UC(L)75
Orgainization
128MB ×4
64MB ×8
32MB ×16
最大频率。
133MHz
133MHz
133MHz
接口
LVTTL
LVTTL
LVTTL
包
54pin TSOP （II）的
54pin TSOP （II）的
54pin TSOP （II）的
组织
128Mx4
64Mx8
32Mx16
行地址
A0~A12
A0~A12
A0~A12
列地址
A0-A9, A11, A12
A0-A9, A11
A0-A9
行&列地址的配置
修订版。 2004年8月1.1
SDRAM 512Mb的B-模（ X4，X8 ， X16 ）
包装物理尺寸
CMOS SDRAM
0~8°C
0.25
典型值
0.010
#54
#28
0.45~0.75
0.018~0.030
0.05
民
0.002
( 0.50 )
0.020
11.76±
0.20
0.463±
0.008
#1
22.62
最大
0.891
22.22
0.875
0.10
最大
0.004
0.71
(
)
0.028
±
0.10
±
0.004
#27
0.21
0.008
±
0.05
±
0.002
1.00
0.039
±
0.10
±
0.004
0.30
-0.05
0.012
+0.004
-0.002
+0.10
0.80
0.0315
54Pin TSOP （ II ）包装尺寸
修订版。 2004年8月1.1
10.16
0.400
0.125
+0.075
-0.035
0.005
+0.003
-0.001
1.20
最大
0.047
SDRAM 512Mb的B-模（ X4，X8 ， X16 ）
功能框图
CMOS SDRAM
I / O控制
LWE
LDQM
数据输入寄存器
BANK SELECT
32MX4 / 16Mx8 / 8Mx16
32MX4 / 16Mx8 / 8Mx16
32MX4 / 16Mx8 / 8Mx16
32MX4 / 16Mx8 / 8Mx16
刷新计数器
输出缓冲器
行解码器
SENSE AMP
行缓冲区
DQI
地址寄存器
CLK
添加
列解码器
上校缓冲区
延迟&突发长度
LRAS
LCBR
LCKE
LRAS
LCBR
LWE
LCAS
注册时间
编程注册
LWCBR
LDQM
CLK
CKE
CS
RAS
CAS
WE
L（ U） DQM
*三星电子保留随时更改产品或规格，恕不另行通知。
修订版。 2004年8月1.1
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