K4N56163QF-GC
256M GDDR2 SDRAM
的256Mbit GDDR2 SDRAM
修订版1.6
2005年4月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
REV 1.6 （ 2005年4月）
K4N56163QF-GC
修订历史
版本1.6 （ 2005年4月14日）
改进的启动和初始化顺序第22页。
256M GDDR2 SDRAM
版本1.5 （ 2005年3月4日）
从数据表删除K4N56163QF - GC20 / 22
版本1.4 （ 2005年2月5日）
在数据表中增加了无铅部件编号。
版本1.3 （ 2005年1月5日）
更正错字
版本1.2 （ 2004年12月28日）
更改DC特性表
增加了50欧姆的EMRS （ 1 ）节目表。
版本1.1 （ 2004年12月1日）
更改ICC2P和ICC6至10mA
版本1.0 （二零零四年十月二十日）
DC规格定义。
K4N56163QF - GC20 / 22从1.8V + 0.1V的改变VDD&VDDQ至2.0V + 0.1V
版本0.0 （ 2004年4月29日）
- 目标规格
确定的目标规格
- 2 -
REV 1.6 （ 2005年4月）
K4N56163QF-GC
大4M x 16Bit的×4银行图形DDR2同步DRAM
与差分数据选通
特点
对设备操作1.8V + 0.1V电源
1.8V + 0.1V电源的I / O接口
4银行操作
中科院发布
可编程CAS Letency ： 4 ， 5 ， 6和7
可编程附加延迟： 0，1， 2，3， 4和5中
写延迟（ WL ） =读延时（ RL ） -1
突发Legth ： 4,8 （交错/半字节顺序）
可编程顺序/交错突发模式
256M GDDR2 SDRAM
双向差分数据选通
（单端数据选通是一个可选功能）
片外驱动器（ OCD ）阻抗调整
片上终端
刷新和自动刷新
平均Refesh周期7.8us以较低的则T
例
85×C,
3.9us ，在85°C <牛逼
例
< 95 ×C
84球FBGA
订购信息
产品型号
K4N56163QF-GC25
K4N56163QF-GC30
K4N56163QF-GC37
最大频率。
400MHz
333MHz
266MHz
最大数据速率
800Mbps/pin
667Mbps/pin
533Mbps/pin
SSTL
84球FBGA
接口
包
* K4N56163QF - ZC是无铅部件编号。
概述
FOR大4M x 16Bit的×4行GDDR2 SDRAM
256MB的GDDR2 SDRAM芯片的组织结构的4Mbit ×16 I / O X 4banks银行设备。该同步装置
实现高达1000MB /秒/针一般应用的高速图形双数据速率的传输速率。该芯片是
设计符合以下主要GDDR2 SDRAM的功能，如中科院发布与附加延迟，延迟写
=读取延迟 - 1 ，片外驱动器（ OCD）阻抗调整和片上终端。
所有的控制和地址输入与一对外部提供的差分时钟同步。输入是
锁在差分时钟（ CK上升和下降CK ）的交叉点。所有的I / O与一对双向同步
tional选通（ DQS和DQS ）在源同步方式。一个13位的地址总线是用来传达行，列，
在RAS / CAS复用方式和银行的地址信息。例如，256MB （ X16 ）设备接收13/9/2寻址
ING 。 256MB的GDDR2器件采用单1.8V ±0.1V电源和1.8V ± 0.1V VDDQ 。
256MB的GDDR2设备在84ball FBGAs （ X16 ）提供。
注：所描述的功能并包含在此数据表中的时序规格适用的DLL启用模式
操作。
- 3 -
REV 1.6 （ 2005年4月）
K4N56163QF-GC
引脚配置
普通包装（顶视图）
1
VDD
UDQ6
VDDQ
UDQ4
VDD
LDQ6
VDDQ
LDQ4
VDDL
2
NC
VSSQ
UDQ1
VSSQ
NC
VSSQ
LDQ1
VSSQ
VREF
CKE
NC
BA0
A10
VSS
A3
A7
VDD
A12
3
VSS
UDM
VDDQ
UDQ3
VSS
LDM
VDDQ
LDQ3
VSS
WE
BA1
A1
A5
A9
NC
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
7
VSSQ
UDQS
VDDQ
UDQ2
VSSQ
LDQS
VDDQ
LDQ2
VSSDL
RAS
CAS
A2
A6
A11
NC
8
UDQS
VSSQ
UDQ0
VSSQ
LDQS
VSSQ
LDQ0
VSSQ
CK
CK
CS
A0
A4
A8
NC
256M GDDR2 SDRAM
9
VDDQ
UDQ7
VDDQ
UDQ5
VDDQ
LDQ7
VDDQ
LDQ5
VDD
ODT
VDD
VSS
注意事项：
VDDL和VSSDL的电源和接地的DLL。 LT建议它们由VDD隔离装置上，
VDDQ ， VSS和VSSQ 。
1
2
3
4
5
6
7
8
9
球的位置
：填充的球
+ ：无人区球
A
B
C
D
E
F
顶视图
（参阅通过包球）
G
H
J
K
L
M
N
P
R
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
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+
+
+
+
+
+
+
+
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+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
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REV 1.6 （ 2005年4月）
K4N56163QF-GC
256M GDDR2 SDRAM
的256Mbit GDDR2 SDRAM
修订版1.6
2005年4月
信息在本文档提供有关三星产品，
并随时更改，恕不另行通知。
本条中的任何文件应当解释为授予任何许可，
明示或暗示，被禁止的或其他方式，
任何知识产权权利三星的产品或技术。所有
信息在本文档提供
作为"AS IS"基础不承担任何声明或保证。
1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。
2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途
应用产品故障可能导致人身或人身伤害，或任何军事或损失
国防应用，或任何政府采购到特殊条款或规定可能适用。
三星电子公司保留更改产品或规格，恕不另行通知。
- 1 -
REV 1.6 （ 2005年4月）
K4N56163QF-GC
修订历史
版本1.6 （ 2005年4月14日）
改进的启动和初始化顺序第22页。
256M GDDR2 SDRAM
版本1.5 （ 2005年3月4日）
从数据表删除K4N56163QF - GC20 / 22
版本1.4 （ 2005年2月5日）
在数据表中增加了无铅部件编号。
版本1.3 （ 2005年1月5日）
更正错字
版本1.2 （ 2004年12月28日）
更改DC特性表
增加了50欧姆的EMRS （ 1 ）节目表。
版本1.1 （ 2004年12月1日）
更改ICC2P和ICC6至10mA
版本1.0 （二零零四年十月二十日）
DC规格定义。
K4N56163QF - GC20 / 22从1.8V + 0.1V的改变VDD&VDDQ至2.0V + 0.1V
版本0.0 （ 2004年4月29日）
- 目标规格
确定的目标规格
- 2 -
REV 1.6 （ 2005年4月）
K4N56163QF-GC
大4M x 16Bit的×4银行图形DDR2同步DRAM
与差分数据选通
特点
对设备操作1.8V + 0.1V电源
1.8V + 0.1V电源的I / O接口
4银行操作
中科院发布
可编程CAS Letency ： 4 ， 5 ， 6和7
可编程附加延迟： 0，1， 2，3， 4和5中
写延迟（ WL ） =读延时（ RL ） -1
突发Legth ： 4,8 （交错/半字节顺序）
可编程顺序/交错突发模式
256M GDDR2 SDRAM
双向差分数据选通
（单端数据选通是一个可选功能）
片外驱动器（ OCD ）阻抗调整
片上终端
刷新和自动刷新
平均Refesh周期7.8us以较低的则T
例
85×C,
3.9us ，在85°C <牛逼
例
< 95 ×C
84球FBGA
订购信息
产品型号
K4N56163QF-GC25
K4N56163QF-GC30
K4N56163QF-GC37
最大频率。
400MHz
333MHz
266MHz
最大数据速率
800Mbps/pin
667Mbps/pin
533Mbps/pin
SSTL
84球FBGA
接口
包
* K4N56163QF - ZC是无铅部件编号。
概述
FOR大4M x 16Bit的×4行GDDR2 SDRAM
256MB的GDDR2 SDRAM芯片的组织结构的4Mbit ×16 I / O X 4banks银行设备。该同步装置
实现高达1000MB /秒/针一般应用的高速图形双数据速率的传输速率。该芯片是
设计符合以下主要GDDR2 SDRAM的功能，如中科院发布与附加延迟，延迟写
=读取延迟 - 1 ，片外驱动器（ OCD）阻抗调整和片上终端。
所有的控制和地址输入与一对外部提供的差分时钟同步。输入是
锁在差分时钟（ CK上升和下降CK ）的交叉点。所有的I / O与一对双向同步
tional选通（ DQS和DQS ）在源同步方式。一个13位的地址总线是用来传达行，列，
在RAS / CAS复用方式和银行的地址信息。例如，256MB （ X16 ）设备接收13/9/2寻址
ING 。 256MB的GDDR2器件采用单1.8V ±0.1V电源和1.8V ± 0.1V VDDQ 。
256MB的GDDR2设备在84ball FBGAs （ X16 ）提供。
注：所描述的功能并包含在此数据表中的时序规格适用的DLL启用模式
操作。
- 3 -
REV 1.6 （ 2005年4月）
K4N56163QF-GC
引脚配置
普通包装（顶视图）
1
VDD
UDQ6
VDDQ
UDQ4
VDD
LDQ6
VDDQ
LDQ4
VDDL
2
NC
VSSQ
UDQ1
VSSQ
NC
VSSQ
LDQ1
VSSQ
VREF
CKE
NC
BA0
A10
VSS
A3
A7
VDD
A12
3
VSS
UDM
VDDQ
UDQ3
VSS
LDM
VDDQ
LDQ3
VSS
WE
BA1
A1
A5
A9
NC
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
7
VSSQ
UDQS
VDDQ
UDQ2
VSSQ
LDQS
VDDQ
LDQ2
VSSDL
RAS
CAS
A2
A6
A11
NC
8
UDQS
VSSQ
UDQ0
VSSQ
LDQS
VSSQ
LDQ0
VSSQ
CK
CK
CS
A0
A4
A8
NC
256M GDDR2 SDRAM
9
VDDQ
UDQ7
VDDQ
UDQ5
VDDQ
LDQ7
VDDQ
LDQ5
VDD
ODT
VDD
VSS
注意事项：
VDDL和VSSDL的电源和接地的DLL。 LT建议它们由VDD隔离装置上，
VDDQ ， VSS和VSSQ 。
1
2
3
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9
球的位置
：填充的球
+ ：无人区球
A
B
C
D
E
F
顶视图
（参阅通过包球）
G
H
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P
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+
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REV 1.6 （ 2005年4月）
QQ：2880707522 复制
