K4N26323AE-GC
修订历史
版本1.7 （ 2003年1月23日）
- 改变设备名从GDDR -II到GDDR2
128M GDDR2 SDRAM
版本1.6 （二零零二年十二月一十八日）
- 修正错字
版本1.5 （ 2002年12月4日）
- 修正错字
版本1.4 （ 2002年11月12日）
- 改变了设备名称，从DDR- II到GDDR - II
- 修正错字
版本1.3 （ 2002年11月8日）
- 修正错字
版本1.2 （ 2002年11月5日）
- 修正错字
- 改变了Icc6从3毫安到7毫安
版本1.1 （二零零二年十月三十零日）
- 修正错字
版本1.0 （ 2002年9月30日）
- 改变TCK （最大值）从4.5ns到4.0ns
版本0.7 （ 2002年9月12日）
- 在规范中新增IBIS曲线
- 定义DC规格
- 修正错字
- 定义突发写有AP （ AL = 0 ）表。
- 定义片上的2Banks系统表的终止状态。
- 改变
IN1
,C
IN2
,C
IN3
,C
OUT
和C
iN4
从到的3.5pF 3.0pF
- 删除CL （ CAS延迟） 8从规范
- 改变VDD形式2.5V + 5％ 2.5V + 0.1V
- 从四百分之五百/ 333MHz的以450分之500 / 400MHz的更改速度斌
- 改变EMRS表
版本0.6 （ 2002年2月28日）
- 改变WL （写延迟）从RL （读延迟） -1 AL （附加延迟） 1
- 改变TIH / TSS EMRS期间从5纳秒到0.5tCK
- 改变tRCDWR
- 对照更改包球的位置， / CK ， CKE
- 2 -
修订版1.7 （ 2003年1月）
K4N26323AE-GC
版本0.5 （ 2002年1月）
- 消除DLLEN针
- 上电顺序
128M GDDR2 SDRAM
版本0.4 （ 2002年1月）
- 改变EMRS表
- 改变自刷新退出模式
- 改变片上终端控制
- 改变了强迫症的控制方法
- 上电顺序
版本0.3 （ 2001年12月）
- 著名球的名字从DDR -1的变化，交换和DQS / DQS球的位置。
- 增加了片上终端控制
- 改变OCD对齐模式进入/退出的时机
- 增加了目标值
数据& DQS输入/输出电容（ DQ
0
-DQ
31
)
- 增加了表的自动预充电控制
- 错字更正。
版本0.2 （ 2001年11月）
- 数据选通计划从读DQS DQS的分离改变了，写DQS到差分和双向DQS
- 调整OCD
- 控制DQ从DQ0 ， WDQS2改为DQ23 ， DQS2和/ DQS2
版本0.1 （ 2001年10月）
- 数据选通计划从双向DQS改为DQS分离DQS读，写DQS
- 球包布局发生变化的镜包。
- 调整OCD
控制DQ从DQ0 ， DQS0改为DQ23 ， WDQS2
- 增加了DM描述
- 1bank ， 2bank系统
- 增加了系统选择模式EMRS表。
版本0.0 （ 2001年8月）
- 3 -
修订版1.7 （ 2003年1月）
K4N26323AE-GC
1M X 32位×4银行GDDR2同步DRAM
与差分数据选通
特点
对设备操作2.5V + 0.1V电源
1.8V + 0.1V电源的I / O接口
片上终结了除CKE ， ZQ所有输入
输出驱动强度调整由EMRS
SSTL_18兼容输入/输出
4银行操作
MRS循环地址重点项目
- CAS延迟： 5 ， 6 ， 7 （时钟）
- 突发长度： 4只
只是顺序：突发型 -
附加延迟（ AL ） ： 0,1 （时钟）
读延迟（ RL ） ： CL + AL
写入延迟（ WL ） ： AL + 1
128M GDDR2 SDRAM
差分数据选通信号的数据中，日期列;
- 4 DQS和/ DQS （每个字节一个差分选通）
- 单数据选通信号由EMRS 。
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
（ 16毫秒正在考虑中）
144球FBGA
最大时钟频率高达500MHz
最大数据传输速率高达1Gbps /针
DLL的地址， CMD和输出
订购信息
产品型号
K4N26323AE-GC20
K4N26323AE-GC22
K4N26323AE-GC25
最大频率。
500MHz
450MHz
400MHz
最大数据速率
1000Mbps/pin
900Mbps/pin
800Mbps/pin
SSTL_18
144球FBGA
接口
包
概述
FOR 1M X 32位×4行GDDR2 SDRAM
该4Mx32 GDDR2是134217728位超同步数据速率动态随机存储器组织成4× 1048976字
32位，制造与三星
’s
高性能CMOS技术。有数据选通同步功能可让
极高的性能达到4GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
操作频率，以及可编程延迟允许该设备可用于各种高性能存储有用
系统的应用程序。
- 4 -
修订版1.7 （ 2003年1月）
K4N26323AE-GC
修订历史
版本1.7 （ 2003年1月23日）
- 改变设备名从GDDR -II到GDDR2
128M GDDR2 SDRAM
版本1.6 （二零零二年十二月一十八日）
- 修正错字
版本1.5 （ 2002年12月4日）
- 修正错字
版本1.4 （ 2002年11月12日）
- 改变了设备名称，从DDR- II到GDDR - II
- 修正错字
版本1.3 （ 2002年11月8日）
- 修正错字
版本1.2 （ 2002年11月5日）
- 修正错字
- 改变了Icc6从3毫安到7毫安
版本1.1 （二零零二年十月三十零日）
- 修正错字
版本1.0 （ 2002年9月30日）
- 改变TCK （最大值）从4.5ns到4.0ns
版本0.7 （ 2002年9月12日）
- 在规范中新增IBIS曲线
- 定义DC规格
- 修正错字
- 定义突发写有AP （ AL = 0 ）表。
- 定义片上的2Banks系统表的终止状态。
- 改变
IN1
,C
IN2
,C
IN3
,C
OUT
和C
iN4
从到的3.5pF 3.0pF
- 删除CL （ CAS延迟） 8从规范
- 改变VDD形式2.5V + 5％ 2.5V + 0.1V
- 从四百分之五百/ 333MHz的以450分之500 / 400MHz的更改速度斌
- 改变EMRS表
版本0.6 （ 2002年2月28日）
- 改变WL （写延迟）从RL （读延迟） -1 AL （附加延迟） 1
- 改变TIH / TSS EMRS期间从5纳秒到0.5tCK
- 改变tRCDWR
- 对照更改包球的位置， / CK ， CKE
- 2 -
修订版1.7 （ 2003年1月）
K4N26323AE-GC
版本0.5 （ 2002年1月）
- 消除DLLEN针
- 上电顺序
128M GDDR2 SDRAM
版本0.4 （ 2002年1月）
- 改变EMRS表
- 改变自刷新退出模式
- 改变片上终端控制
- 改变了强迫症的控制方法
- 上电顺序
版本0.3 （ 2001年12月）
- 著名球的名字从DDR -1的变化，交换和DQS / DQS球的位置。
- 增加了片上终端控制
- 改变OCD对齐模式进入/退出的时机
- 增加了目标值
数据& DQS输入/输出电容（ DQ
0
-DQ
31
)
- 增加了表的自动预充电控制
- 错字更正。
版本0.2 （ 2001年11月）
- 数据选通计划从读DQS DQS的分离改变了，写DQS到差分和双向DQS
- 调整OCD
- 控制DQ从DQ0 ， WDQS2改为DQ23 ， DQS2和/ DQS2
版本0.1 （ 2001年10月）
- 数据选通计划从双向DQS改为DQS分离DQS读，写DQS
- 球包布局发生变化的镜包。
- 调整OCD
控制DQ从DQ0 ， DQS0改为DQ23 ， WDQS2
- 增加了DM描述
- 1bank ， 2bank系统
- 增加了系统选择模式EMRS表。
版本0.0 （ 2001年8月）
- 3 -
修订版1.7 （ 2003年1月）
K4N26323AE-GC
1M X 32位×4银行GDDR2同步DRAM
与差分数据选通
特点
对设备操作2.5V + 0.1V电源
1.8V + 0.1V电源的I / O接口
片上终结了除CKE ， ZQ所有输入
输出驱动强度调整由EMRS
SSTL_18兼容输入/输出
4银行操作
MRS循环地址重点项目
- CAS延迟： 5 ， 6 ， 7 （时钟）
- 突发长度： 4只
只是顺序：突发型 -
附加延迟（ AL ） ： 0,1 （时钟）
读延迟（ RL ） ： CL + AL
写入延迟（ WL ） ： AL + 1
128M GDDR2 SDRAM
差分数据选通信号的数据中，日期列;
- 4 DQS和/ DQS （每个字节一个差分选通）
- 单数据选通信号由EMRS 。
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
（ 16毫秒正在考虑中）
144球FBGA
最大时钟频率高达500MHz
最大数据传输速率高达1Gbps /针
DLL的地址， CMD和输出
订购信息
产品型号
K4N26323AE-GC20
K4N26323AE-GC22
K4N26323AE-GC25
最大频率。
500MHz
450MHz
400MHz
最大数据速率
1000Mbps/pin
900Mbps/pin
800Mbps/pin
SSTL_18
144球FBGA
接口
包
概述
FOR 1M X 32位×4行GDDR2 SDRAM
该4Mx32 GDDR2是134217728位超同步数据速率动态随机存储器组织成4× 1048976字
32位，制造与三星
’s
高性能CMOS技术。有数据选通同步功能可让
极高的性能达到4GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
操作频率，以及可编程延迟允许该设备可用于各种高性能存储有用
系统的应用程序。
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修订版1.7 （ 2003年1月）
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