DDR SDRAM 256Mb的D-模（ X8 ， X16 ）
DDR SDRAM
256Mb的D-死DDR400 SDRAM规格
修订版1.1
修订版1.1 2003年2月
DDR SDRAM 256Mb的D-模（ X8 ， X16 ）
256Mb的D-死修订历史
修改过程0.0 （ 2002年6月）。
1.首先发布
修改过程0.1 （2002年8月）
- 改变IDD3P值从40毫安55米
- 改变IDD3N值从60毫安到75毫安
1.0修订版（ 2003年2月）
- 修正AC时序参数和国际长途直拨价值。
版本1.1 （ 2003年2月）
- 修正TAC值+/- 0.7ns = > +/- 0.65ns
DDR SDRAM
修订版1.1 2003年2月
DDR SDRAM 256Mb的D-模（ X8 ， X16 ）
主要特点
200MHz的时钟， 400Mbps的数据传输速率。
VDD = + 2.6V + 0.10V ， VDDQ = 2.6V + 0.10V +
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通（ DQS ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟3 （时钟）为DDR400 ， 2.5 （时钟） DDR333
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
LDM ， UDM为只写屏蔽（ X16 ）
DM为只写屏蔽（ X8 ）
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
DDR SDRAM
66pin TSOP II封装
订购信息
产品型号
K4H560838D-TCCC
K4H560838D-TCC4
K4H561638D-TCCC
K4H561638D-TCC4
16M ×16
32M ×8
组织。
最大频率。
CC(DDR400@CL=3)
C4(DDR400@CL=3)
CC(DDR400@CL=3)
C4(DDR400@CL=3)
SSTL2
66pin TSOP II
接口
SSTL2
包
66pin TSOP II
工作频率
- CC （ DDR400 @ CL = 3 ）
速度@ CL3
CL- tRCD的-TRP
* CL ： CAS延迟
200MHz
3-3-3
- C4 （ DDR400 @ CL = 3 ）
200MHz
3-4-4
修订版1.1 2003年2月
DDR SDRAM 256Mb的D-模（ X8 ， X16 ）
引脚说明
DDR SDRAM
16MB ×16
32MB ×8
V
DD
DQ
0
V
DDQ
DQ
1
DQ
2
V
SSQ
DQ
3
DQ
4
V
DDQ
DQ
5
DQ
6
V
SSQ
DQ
7
NC
V
DDQ
LDQS
NC
V
DD
NC
LDM
WE
CAS
RAS
CS
NC
BA
0
BA
1
AP / A
10
A
0
A
1
A
2
A
3
V
DD
V
DD
DQ
0
V
DDQ
NC
DQ
1
V
SSQ
NC
DQ
2
V
DDQ
NC
DQ
3
V
SSQ
NC
NC
V
DDQ
NC
NC
V
DD
NC
NC
WE
CAS
RAS
CS
NC
BA
0
BA
1
AP / A
10
A
0
A
1
A
2
A
3
V
DD
V
DD
NC
V
DDQ
NC
DQ
0
V
SSQ
NC
NC
V
DDQ
NC
DQ
1
V
SSQ
NC
NC
V
DDQ
NC
NC
V
DD
NC
NC
WE
CAS
RAS
CS
NC
BA
0
BA
1
AP / A
10
A
0
A
1
A
2
A
3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66
65
64
63
62
61
60
59
58
V
SS
NC
V
SSQ
NC
DQ
3
V
DDQ
NC
NC
V
SSQ
NC
DQ
2
V
DDQ
NC
NC
V
SSQ
的DQ
NC
V
REF
V
SS
DM
CK
CK
CKE
NC
A
12
A
11
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
V
SS
DQ
7
V
SSQ
NC
DQ
6
V
DDQ
NC
DQ
5
V
SSQ
NC
DQ
4
V
DDQ
NC
NC
V
SSQ
的DQ
NC
V
REF
V
SS
DM
CK
CK
CKE
NC
A
12
A
11
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
V
SS
DQ
15
V
SSQ
DQ
14
DQ
13
V
DDQ
DQ
12
DQ
11
V
SSQ
DQ
10
DQ
9
V
DDQ
DQ
8
NC
V
SSQ
UDQS
NC
V
REF
V
SS
UDM
CK
CK
CKE
NC
A
12
A
11
A
9
A
8
A
7
A
6
A
5
A
4
V
SS
66Pin TSOPII
（ 400mil X 875mil ）
（ 0.65毫米引脚间距）
银行地址
BA0~BA1
自动预充电
A10
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
256MB封装引脚
组织
32Mx8
16Mx16
行地址
A0~A12
A0~A12
列地址
A0-A9
A0-A8
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
修订版1.1 2003年2月
DDR SDRAM 256Mb的D-模（ X8 ， X16 ）
包装物理Demension
DDR SDRAM
单位：毫米
(0.80)
(0.50)
#66
#34
10.16±0.10
(1.50)
(10×)
(10×)
#1
(1.50)
#33
(0.80)
0.125
+0.075
-0.035
0.665±0.05
0.210±0.05
(0.50)
(R
0.
15
)
0.05分钟
[
0.075 MAX]
(10×)
记
1. (
）为参考
2. [
] IS总成素质
(R
(0.71)
0.65TYP
0.65±0.08
0.30±0.08
0.10最大
0.2
5)
0×~8×
66pin TSOPII /包尺寸
修订版1.1 2003年2月
(R
0.
25
)
(4
×
)
(R
0.1
5)
(10×)
1.20MAX
22.22±0.10
1.00±0.10
0.25TYP
0.45~0.75
11.76±0.20
(10.76)
QQ：2880707522 复制
