DDR SDRAM 256Mb的电子芯片（ X4，X8 ）
DDR SDRAM
256Mb的E-死DDR 400 SDRAM内存规格
60Ball FBGA （ X4 / X8 ）
修订版1.1
修订版1.1月。 2003
DDR SDRAM 256Mb的电子芯片（ X4，X8 ）
256Mb的E-死修订历史
版本1.0 （ 2003年7月）
- 首次发行
版本1.1 （ 2003年9月）
- 修正DDR SDRAM规格产品&测试条件
DDR SDRAM
修订版1.1月。 2003
DDR SDRAM 256Mb的电子芯片（ X4，X8 ）
主要特点
200MHz的时钟， 400Mbps的数据传输速率。
VDD = + 2.6V + 0.10V ， VDDQ = 2.6V + 0.10V +
双数据速率体系结构;每个时钟周期2的数据传输
双向数据选通[ DQ ] （ X4，X8 ）
四家银行的操作
差分时钟输入（ CK和CK ）
DLL对齐DQ和DQS与CK过渡转型
MRS循环地址重点项目
- 。读取延迟3 （时钟）为DDR400 ， 2.5 （时钟） DDR333
- 。突发长度（ 2，4， 8）
- 。突发类型（顺序&交错）
除数据& DM所有输入进行采样，系统时钟的正边沿（CK）
数据I /数据选通信号的两边O事务
边沿对齐的数据输出，居中对齐数据输入
DM为只写屏蔽（ X4，X8 ）
自动&自我刷新
7.8us刷新间隔（ 8K / 64ms的刷新）
最大连拍数量刷新周期： 8
60Ball FBGA封装
DDR SDRAM
订购信息
产品型号
K4H560438E-GCCC
K4H560438E-GCC4
K4H560838E-GCCC
K4H560838E-GCC4
32M ×8
64M ×4
组织。
最大频率。
CC(DDR400@CL=3)
C4(DDR400@CL=3)
CC(DDR400@CL=3)
C4(DDR400@CL=3)
SSTL2
60 FBGA
接口
SSTL2
包
60 FBGA
工作频率
- CC （ DDR400 @ CL = 3 ）
速度@ CL3
CL- tRCD的-TRP
* CL ： CAS延迟
200MHz
3-3-3
- C4 （ DDR400 @ CL = 3 ）
200MHz
3-4-4
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DDR SDRAM 256Mb的电子芯片（ X4，X8 ）
球说明（下
VIEW ）
DDR SDRAM
64M X 4位
1
2
3
7
8
9
VSSQ
NC
VSS
A
VDD
NC
VDDQ
NC
VDDQ
DQ3
B
DQ0
VSSQ
NC
NC
VSSQ
NC
C
NC
VDDQ
NC
NC
VDDQ
DQ2
D
DQ1
VSSQ
NC
NC
VSSQ
的DQ
E
NC
VDDQ
NC
VREF
VSS
DM
F
NC
VDD
NC
CK
CK
G
WE
CAS
A12
CKE
H
RAS
CS
A11
A9
J
BA1
BA0
A8
A7
K
A0
A10/AP
A6
A5
L
A2
A1
A4
VSS
M
VDD
A3
32M X 8bit的
1
2
3
7
8
9
VSSQ
DQ7
VSS
A
VDD
DQ0
VDDQ
NC
VDDQ
DQ6
B
DQ1
VSSQ
NC
NC
VSSQ
DQ5
C
DQ2
VDDQ
NC
NC
VDDQ
DQ4
D
DQ3
VSSQ
NC
NC
VSSQ
的DQ
E
NC
VDDQ
NC
VREF
VSS
DM
F
NC
VDD
NC
CK
CK
G
WE
CAS
A12
CKE
H
RAS
CS
A11
A9
J
BA1
BA0
A8
A7
K
A0
A10/AP
A6
A5
L
A2
A1
A4
VSS
M
VDD
A3
组织
64Mx4
32Mx8
行地址
A0~A12
A0~A12
列地址
A0-A9, A11
A0-A9
DM在内部装载匹配DQ和DQS相同。
行&列地址的配置
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DDR SDRAM 256Mb的电子芯片（ X4，X8 ）
包装物理尺寸
（单位：毫米）
DDR SDRAM
8.00
±
0.10
0.10最大
0.80 x 8 = 6.40
密封区
0.80 x 4 = 3.20
1.60
9
8
7
6
5
1.60
4
3
2
1
0.80
1.00
0.50
5.50
1.00 x 11 = 11.00
A
B
C
D
14.00
±
0.10
E
14.0
±
0.10
F
G
H
0.45
±
0.05
J
K
L
M
0.50
5.50
8.0 0± 0.10
0.35
±
0.05
60 - 0.45
π
(0.90)
±
0.05
(1.80)
(0.90)
顶视图
1.10± 0.10
底部视图
60Ball FBGA封装尺寸
修订版1.1月。 2003
14.00
±
0.10
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