一般信息

DDR SDRAM

DDR SDRAM产品指南

2007年12月

存储事业部

2007年12月

一般信息

A. DDR SDRAM组件订购信息

1

2

3

4

5

6

7

8

9

10

11

DDR SDRAM

K 4 X X X X X X X - X X X X

三星内存

DRAM

产品

密度&刷新

组织

速度

温度&电源

套餐类型

调整

接口（V

DD

, V

DDQ

)

银行

1.三星内存：K

2. DRAM ： 4

3.产品

H

:

DDR SDRAM

8.修订

M

:

第一将军

A

:

第二届创

B

:

第三将军

C

:

第四将军

D

:

第五将军

E

:

第六届将军

F

:

7将军

G

:

8日创

H

:

9日创

J

:

第十一将军

N

:

14日创

4.密度&刷新

28

:

128MB， 4K / 64ms的

56

:

256MB， 8K / 64ms的

51

:

512MB， 8K / 64ms的

1G:

1GB内存， 8K / 64ms的

2G:

2GB， 8K / 64ms的

9.包装类型

T

:

TSOP II

N

:

sTSOP II

G

:

FBGA

L

H

F

6

:

:

:

:

U

:

TSOP II （无铅）

*1

V

:

sTSOP II （无铅）

*1

Z

:

FBGA （无铅）

*1

5.组织

04

:

06

:

07

:

08

:

16

:

x4

×4栈

×8堆栈

x8

x16

TSOP II （无铅&无卤）

*1

FBGA （无铅&无卤）

*1

FBGA为64兆DDR （无铅&无卤）

*1

sTSOP II （无铅&无卤）

*1

注1：所有无铅和无卤素产品是

符合ROHS

10.温度&电源

C

:

商用温度（ 0 ° C 70 ° C） &普通电源

L

:

商用温度（ 0 ° C 70 ° C） &低功耗

I

:

工业温度（ -40 ° C 85°C ） &普通电源

P

:

工业温度（ -40 ° C 85°C ） &低功耗

6.银行

3

:

4银行

7.接口（V

DD

, V

DDQ

)

8

:

SSTL - 2 （ 2.5V ， 2.5V ）

11.速度

CC

B3

A2

B0

:

:

:

:

DDR400

DDR333

DDR266

DDR266

（为200MHz @ CL = 3， tRCD的= 3， tRP的= 3）的

（为166MHz @ CL = 2.5 ， tRCD的= 3 ，激进党= 3 ）

*1

（为133MHz @ CL = 2 ， tRCD的= 3 ，激进党= 3 ）

（为133MHz @ CL = 2.5 ， tRCD的= 3 ，激进党= 3 ）

注1 ： "B3"与"A2"和"B0"兼容性

2007年12月

一般信息

B. DDR SDRAM组件产品指南

密度

银行

产品型号

包

*1

＆放大器;电源

*2

＆放大器;

速度

*3

LCCC/CB3

LLCC/LB3

FCCC/CB3

FLCC/LB3

UCA2/CB0

ULA2/LB0

ZCCC/CB3

ZLCC/LB3

UCCC/CB3

ULCC/LB3

ZCCC/CB3

ZLCC/LB3

UCCC/CB3

ULCC/LB3

ZCCC/CB3

ZLCC/LB3

LCB3/CB0

LLB3/LB0

LCCC/CB3

LLCC/LB3

LCCC/CB3

LLCC/LB3

UCB0

ULB0

ZCCC

ZLCC

UCCC/CB3

ULCC/LB3

ZCCC/CB3

ZLCC/LB3

UCCC/CB3

ULCC/LB3

ZCCC/CB3

ZLCC/LB3

注2 ：

C

L

商用温度，正常功耗

商用温度，低功耗

CL = 2

CL = 2.5

CL = 3

DDR SDRAM

组织。

界面刷新

电源（ V）

包

66pinTSOPII

无济于事。

NOW

CS

64MB N-二模

4Banks K4H641638N

4M ×16

SSTL_2

4K/64m

2.5 ± 0.2V

60Ball FBGA

66pinTSOPII

K4H560438H

64M ×4

60Ball FBGA

60Ball FBGA

32M ×8

SSTL_2

8K/64m

2.5 ±

0.2V

*4

60Ball FBGA

66pinTSOPII

16M ×16

60Ball FBGA

64M ×4

32M ×8

16M ×16

SSTL_2

8K/64m

2.5 ± 0.2V

*4

66pinTSOPII

66pinTSOPII

66pinTSOPII

66pinTSOPII

128M ×4

60Ball FBGA

66pinTSOPII

64M ×8

SSTL_2

8K/64m

2.5 ±

0.2V

*4

60Ball FBGA

66pinTSOPII

32M ×16

60Ball FBGA

NOW

CS

256MB H-模

4Banks K4H560838H

NOW

K4H561638H

K4H560438J

256Mb的J-模

4Banks K4H560838J

K4H561638J

CS

CS

K4H510438D

512MB D-死

4Banks K4H510838D

K4H511638D

注1 ：

U

:

TSOP II （无铅）

V

:

sTSOP II （无铅）

Z

:

FBGA （无铅）

L

H

F

6

:

:

:

:

TSOP II （无铅&无卤）

FBGA （无铅&无卤）

FBGA为64兆DDR （无铅&无卤）

sTSOP II （无铅&无卤）

注3 ：

133Mhz

DDR266(A2)

DDR266(B0)

-

166Mhz

-

DDR333(B3)

-

200Mhz

-

-

DDR400(CC)

- 商业温度。 （0°C <Ta< 70 ° C）

- "B3"与"A2"和"B0"兼容性

注4 ：

DDR400

VDD / VDDQ

2.6V ± 0.1V

DDR333/266

2.5V ± 0.2V

2007年12月

一般信息

C.工业级温度DDR SDRAM组件产品指南

密度

银行

产品型号

包

*1

＆放大器;电源

*2

&速度

*3

组织。

接口

刷新

电源（ V）

DDR SDRAM

包

无济于事。

256MB H-模

4Banks K4H561638J

UICC/IB3/IB0

UPCC/PB3/PB0

ZIB3/IB0

ZPB3/PB0

LICC/IB3

LPCC/PB3

UIB3/IB0

UPB3/PB0

ZIB3/IB0

ZPB3/PB0

UIB3/IB0

UPB3/PB0

ZIB3/IB0

ZPB3/PB0

注2 ：

I

P

66pinTSOPII

16M ×16

SSTL_2

8K/64m

2.5 ±

0.2V

*4

60Ball FBGA

16M ×16

SSTL_2

8K/64m

2.5 ± 0.2V

*4

66pinTSOPII

66pinTSOPII

64M ×8

60Ball FBGA

SSTL_2

32M ×16

60Ball FBGA

8K/64m

2.5 ±

0.2V

*4

66pinTSOPII

NOW

CS

NOW

256Mb的J-模

4Banks K4H561638J

K4H510838D

512MB D-死

4Banks

K4H511638D

注1 ：

U

:

TSOP II （无铅）

V

:

sTSOP II （无铅）

Z

:

FBGA （无铅）

L

H

F

6

:

:

:

:

TSOP II （无铅&无卤）

FBGA （无铅&无卤）

FBGA为64兆DDR （无铅&无卤）

sTSOP II （无铅&无卤）

注3 ：

133Mhz

CL = 2

CL = 2.5

CL = 3

DDR266(A2)

DDR266(B0)

-

166Mhz

-

DDR333(B3)

-

200Mhz

-

-

DDR400(CC)

工业级温度，正常功耗

工业级温度，低功耗

- 工业级温度。 （ -40°C <Ta< 85°C ）

- "B3"与"A2"和"B0"兼容性

注4 ：

DDR400

VDD / VDDQ

2.6V ± 0.1V

DDR333/266

2.5V ± 0.2V

2007年12月

一般信息

D. DDR SDRAM模块订购信息

1

2

3

4

5

6

7

8

9

10

11

12

DDR SDRAM

米乘X X L X X X X X X X - X X X

内存模块

DIMM配置

数据位

特征

深度

刷新， ＃银行的比较。 &接口

速度

动力

PCB版本&类型

包

组件版本

组成成分

1.内存模块：M

7.组成成分

0

3

4

8

9

:

:

:

:

:

x4

x8

x16

×4栈

×8堆栈

2. DIMM配置

3

:

DIMM

4

:

SODIMM

3.数据位

68 :

81 :

83 :

12 :

70 :

63 :

x64

x72

x72

x72

x64

x64

184PIN DIMM无缓冲

184PIN ECC无缓冲DIMM

184PIN DIMM注册

184PIN低调注册DIMM

200PIN SODIMM无缓冲

172pin DIMM微

8.组件版本

A

:

第二届创

M

:

第一将军

C

:

第四将军

B

:

第三将军

E

:

第六届将军

D

:

第五将军

G

:

第8代

F

:

7将军

J

:

第11届创

H

:

9日创

9.包

U

:

TSOP II

*1

（无铅）

T

:

TSOP II （ 400mil ）

V

:

sTSOP II

*1

（无铅）

N

:

STSOP

Z

:

FBGA

*1

（无铅）

G

:

FBGA

（注1：所有无铅产品均符合RoHS指令）

10. PCB版本&类型

4.功能

L

:

DDR SDRAM （ 2.5V VDD ）

5.深度

16

:

16M

32

:

32M

64

:

64M

28

:

128M

56

:

256M

51

:

512M

17

33

65

29

57

:

16M （为128MB / 512MB的）

:

32M （为128MB / 512MB的）

:

64M （为128MB / 512MB的）

:

128M （为128MB / 512MB的）

:

256M （也为512MB ）

0

:

母亲PCB

1

:

第一个版本

2

:

第二个版本

3

:

第3版本

S

:

还原层PCB

11.温度&电源

C

:

商用温度（ 0 ° C 70 ° C） &普通电源

L

:

商用温度（ 0 ° C 70 ° C） &低功耗

6.刷新，在补偿＃银行。 &接口

1

:

2

:

4K / 64ms的参考， 4Banks & SSTL- 2

8K / 64ms的参考， 4Banks & SSTL- 2

12.速度

CC

:

B3

:

A2

:

B0

:

DDR400

DDR333

DDR266

DDR266

（为200MHz @ CL = 3， tRCD的= 3， tRP的= 3）的

（为166MHz @ CL = 2.5 ， tRCD的= 3 ，激进党= 3 ）

（为133MHz @ CL = 2 ， tRCD的= 3 ，激进党= 3 ）

（为133MHz @ CL = 2.5 ， tRCD的= 3 ，激进党= 3 ）

2007年12月

K4H510438D

K4H510838D

K4H511638D

DDR SDRAM

512MB D-死DDR SDRAM规格

66 TSOP - II与无铅

（符合RoHS ）

信息在本文档提供有关三星产品，

并随时更改，恕不另行通知。

本条中的任何文件应当解释为授予任何许可，

明示或暗示，被禁止的或其他方式，

任何知识产权权利三星的产品或技术。所有

信息在本文档提供

作为"AS IS"基础不承担任何声明或保证。

1.对于更新或有关三星产品的更多信息，请联系您最近的三星办公。

2.三星的产品不得用于生命支持，重症监护，医疗，安全设备，或者类似用途

应用产品故障可能导致人身或人身伤害，或任何军事或损失

国防应用，或任何政府采购到特殊条款或规定可能适用。

*三星电子保留随时更改产品或规格，恕不另行通知。

修订版1.2 2006年1月

K4H510438D

K4H510838D

K4H511638D

目录

DDR SDRAM

1.0主要特点...............................................................................................................................4

2.0订购信息...................................................................................................................4

3.0工作Frequencies................................................................................................................4

4.0引脚说明............................................................................................................................5

5.0包装物理尺寸.....................................................................................................6

6.0块图（ 32兆×4 / 16Mbit的X8 / X16 8Mbit的I / O X4银行） ............................... ............. 7

7.0输入/输出功能说明............................................ ................................................ 8

8.0指挥真相Table.................................................................................................................9

9.0一般Description...................................................................................................................10

10.0绝对最大额定值.....................................................................................................10

11.0直流工作条件........................................................................................................10

12.0 DDR SDRAM IDD规格产品&测试条件......................................... ......................... 11

13.0输入/输出电容......................................................................................................11

14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12

15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13

16.0 AC工作条件.......................................................................................................14

17.0 AC过冲/下冲规范地址和控制引脚............................ 14

18.0过冲/下冲规范数据，频闪和口罩销............................... 15

19.0 AC Timming参数&规格............................................ ............................... 16

20.0系统特性的DDR SDRAM ............................................ .................................. 17

21.0组件的注意事项....................................................................................................................18

22.0系统注意事项...........................................................................................................................20

23.0 IBIS ： I / V特性的输入和输出缓冲器...................................... .................. 21

修订版1.2 2006年1月

K4H510438D

K4H510838D

K4H511638D

修订历史

调整

1.0

1.1

1.2

MONTH

三月

十一月

一月

YEAR

2006

2006

2007

- 修订版1.0发布

- 修正错字

（ TQHS = 0.55为DDR333@CL=2.5是用于TSOP JEDEC标准（Ⅱ） ）

- 修过冲/下冲规格如下JEDEC SPEC

- 增加了tPDEX交流参数规格

历史

DDR SDRAM

修订版1.2 2006年1月

K4H510438D

K4H510838D

K4H511638D

1.0主要特点

VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V为DDR266 ， 333

VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400

双数据速率体系结构;每个时钟周期2的数据传输

双向数据选通[ DQS ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）

四家银行的操作

差分时钟输入（ CK和CK ）

DLL对齐DQ和DQS与CK过渡转型

MRS循环地址重点项目

- 。读取延迟： DDR266 （ 2 ， 2.5个时钟） ， DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）

- 。突发长度（ 2，4， 8）

- 。突发类型（顺序&交错）

除数据& DM所有输入进行采样，系统时钟的正边沿（CK）

数据I /数据选通信号的两边O事务

边沿对齐的数据输出，居中对齐数据输入

LDM ， UDM为只写屏蔽（ X16 ）

DM为只写屏蔽（ X4，X8 ）

自动&自我刷新

7.8us刷新间隔（ 8K / 64ms的刷新）

最大连拍数量刷新周期： 8

66pin TSOP II

无铅

包

符合RoHS

DDR SDRAM

2.0订购信息

产品型号

K4H510438D-UC/LA2

K4H510438D-UC/LB0

K4H510838D-UC/LCC

K4H510838D-UC/LB3

K4H510838D-UC/LA2

K4H510838D-UC/LB0

K4H511638D-UC/LCC

K4H511638D-UC/LB3

K4H511638D-UC/LA2

K4H511638D-UC/LB0

32M ×16

64M ×8

组织。

128M ×4

最大频率。

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

CC(DDR400@CL=3)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

CC(DDR400@CL=3)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

SSTL_2

66pin TSOP II

SSTL_2

66pin TSOP II

接口

SSTL_2

包

66pin TSOP II

3.0工作频率

CC(DDR400@CL=3)

速度@ CL2

速度@ CL2.5

速度@ CL3

CL- tRCD的-TRP

-

166MHz

200MHz

3-3-3

B3(DDR333@CL=2.5)

133MHz

166MHz

-

2.5-3-3

A2(DDR266@CL=2.0)

133MHz

133MHz

-

2-3-3

B0(DDR266@CL=2.5)

100MHz

133MHz

-

2.5-3-3

修订版1.2 2006年1月

K4H510438D

K4H510838D

K4H511638D

4.0引脚说明

DDR SDRAM

32MB ×16

64MB ×8

128MB ×4

V

DD

DQ

0

V

DDQ

DQ

1

DQ

2

V

SSQ

DQ

3

DQ

4

V

DDQ

DQ

5

DQ

6

V

SSQ

DQ

7

NC

V

DDQ

LDQS

NC

V

DD

NC

LDM

WE

CAS

RAS

CS

NC

BA

0

BA

1

AP / A

10

A

0

A

1

A

2

A

3

V

DD

V

DD

DQ

0

V

DDQ

NC

DQ

1

V

SSQ

NC

DQ

2

V

DDQ

NC

DQ

3

V

SSQ

NC

NC

V

DDQ

NC

NC

V

DD

NC

NC

WE

CAS

RAS

CS

NC

BA

0

BA

1

AP / A

10

A

0

A

1

A

2

A

3

V

DD

V

DD

NC

V

DDQ

NC

DQ

0

V

SSQ

NC

NC

V

DDQ

NC

DQ

1

V

SSQ

NC

NC

V

DDQ

NC

NC

V

DD

NC

NC

WE

CAS

RAS

CS

NC

BA

0

BA

1

AP / A

10

A

0

A

1

A

2

A

3

V

DD

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

66

65

64

63

62

61

60

59

58

V

SS

NC

V

SSQ

NC

DQ

3

V

DDQ

NC

NC

V

SSQ

NC

DQ

2

V

DDQ

NC

NC

V

SSQ

的DQ

NC

V

REF

V

SS

DM

CK

CK

CKE

NC

A

12

A

11

A

9

A

8

A

7

A

6

A

5

A

4

V

SS

V

SS

DQ

7

V

SSQ

NC

DQ

6

V

DDQ

NC

DQ

5

V

SSQ

NC

DQ

4

V

DDQ

NC

NC

V

SSQ

的DQ

NC

V

REF

V

SS

DM

CK

CK

CKE

NC

A

12

A

11

A

9

A

8

A

7

A

6

A

5

A

4

V

SS

V

SS

DQ

15

V

SSQ

DQ

14

DQ

13

V

DDQ

DQ

12

DQ

11

V

SSQ

DQ

10

DQ

9

V

DDQ

DQ

8

NC

V

SSQ

UDQS

NC

V

REF

V

SS

UDM

CK

CK

CKE

NC

A

12

A

11

A

9

A

8

A

7

A

6

A

5

A

4

V

SS

66Pin TSOPII

（ 400mil X 875mil ）

（ 0.65毫米引脚间距）

银行地址

BA0~BA1

自动预充电

A10

57

56

55

54

53

52

51

50

49

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

512MB TSOP -II封装引脚

组织

128Mx4

64Mx8

32Mx16

行地址

A0~A12

A0~A12

A0~A12

列地址

A0~A9, A11, A12

A0-A9, A11

A0-A9

DM在内部装载匹配DQ和DQS相同。

行&列地址的配置

修订版1.2 2006年1月

DDR SDRAM 512Mb的D-模（ X8 ， X16 ）

初步

DDR SDRAM

512MB D-死DDR SDRAM规格

66 TSOP - II与无铅

（符合RoHS ）

信息在本文档提供有关三星产品，

并随时更改，恕不另行通知。

本条中的任何文件应当解释为授予任何许可，

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*三星电子保留随时更改产品或规格，恕不另行通知。

修订版0.3月。 2005年

DDR SDRAM 512Mb的D-模（ X8 ， X16 ）

目录

初步

DDR SDRAM

1.0主要特点...............................................................................................................................4

2.0订购信息...................................................................................................................4

3.0工作Frequencies................................................................................................................4

4.0引脚说明............................................................................................................................5

5.0包装物理尺寸.....................................................................................................6

6.0框图（ 16Mbit的X8 / X16 8Mbit的I / O X4银行） ................................... ............................. 7

7.0输入/输出功能说明............................................ ................................................ 8

8.0指挥真相Table.................................................................................................................9

9.0一般Description...................................................................................................................10

10.0绝对最大额定值.....................................................................................................10

11.0直流工作条件........................................................................................................10

12.0 DDR SDRAM规格产品&测试条件.......................................... ............................... 11

13.0输入/输出电容......................................................................................................11

14.0详细的测试条件为DDR SDRAM IDD1 & IDD7A ........................................ .............. 12

15.0 DDR SDRAM IDD规格表............................................ .................................................. .... 13

16.0 AC工作条件.......................................................................................................14

17.0 AC过冲/下冲规范地址和控制引脚............................ 14

18.0过冲/下冲规范数据，频闪和口罩销............................... 15

19.0 AC Timming参数&规格............................................ ............................... 16

20.0系统特性的DDR SDRAM ............................................ .................................. 17

21.0组件的注意事项....................................................................................................................18

22.0系统注意事项...........................................................................................................................20

23.0 IBIS ： I / V特性的输入和输出缓冲器...................................... .................. 21

修订版0.3月。 2005年

DDR SDRAM 512Mb的D-模（ X8 ， X16 ）

修订历史

调整

0.0

0.1

0.2

0.3

MONTH

十二月

一月

四月

六月

YEAR

2004

2005

2005

2005

- 第一个版本的内部审查

- 初步规范发布

- 增加通知

- 改变母校的格式。

历史

初步

DDR SDRAM

修订版0.3月。 2005年

DDR SDRAM 512Mb的D-模（ X8 ， X16 ）

1.0主要特点

VDD ： 2.5V ± 0.2V ， VDDQ ： 2.5V ± 0.2V为DDR266 ， 333

VDD ： 2.6V ± 0.1V ， VDDQ ： 2.6V ± 0.1V的DDR400

双数据速率体系结构;每个时钟周期2的数据传输

双向数据选通[ DQS ] （ X4，X8 ）， & [L （ U） DQS ] （ X16 ）

四家银行的操作

差分时钟输入（ CK和CK ）

DLL对齐DQ和DQS与CK过渡转型

MRS循环地址重点项目

- 。读取延迟： DDR266 （ 2 ， 2.5个时钟） ， DDR333 （ 2.5时钟） ， DDR400 （ 3时钟）

- 。突发长度（ 2，4， 8）

- 。突发类型（顺序&交错）

除数据& DM所有输入进行采样，系统时钟的正边沿（CK）

数据I /数据选通信号的两边O事务

边沿对齐的数据输出，居中对齐数据输入

LDM ， UDM为只写屏蔽（ X16 ）

DM为只写屏蔽（ X4，X8 ）

自动&自我刷新

7.8us刷新间隔（ 8K / 64ms的刷新）

最大连拍数量刷新周期： 8

66pin TSOP II

无铅

包

符合RoHS

初步

DDR SDRAM

2.0订购信息

产品型号

K4H510838D-UC/LCC

K4H510838D-UC/LB3

K4H510838D-UC/LA2

K4H510838D-UC/LB0

K4H511638D-UC/LCC

K4H511638D-UC/LB3

K4H511638D-UC/LA2

K4H511638D-UC/LB0

32M ×16

64M ×8

组织。

最大频率。

CC(DDR400@CL=3)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

CC(DDR400@CL=3)

B3(DDR333@CL=2.5)

A2(DDR266@CL=2)

B0(DDR266@CL=2.5)

SSTL2

66pin TSOP II

SSTL2

66pin TSOP II

接口

包

3.0工作频率

CC(DDR400@CL=3)

速度@ CL2

速度@ CL2.5

速度@ CL3

CL- tRCD的-TRP

-

166MHz

200MHz

3-3-3

B3(DDR333@CL=2.5)

133MHz

166MHz

-

2.5-3-3

A2(DDR266@CL=2.0)

133MHz

133MHz

-

2-3-3

B0(DDR266@CL=2.5)

100MHz

133MHz

-

2.5-3-3

修订版0.3月。 2005年

DDR SDRAM 512Mb的D-模（ X8 ， X16 ）

4.0引脚说明

初步

DDR SDRAM

32MB ×16

64MB ×8

V

DD

DQ

0

V

DDQ

DQ

1

DQ

2

V

SSQ

DQ

3

DQ

4

V

DDQ

DQ

5

DQ

6

V

SSQ

DQ

7

NC

V

DDQ

LDQS

NC

V

DD

NC

LDM

WE

CAS

RAS

CS

NC

BA

0

BA

1

AP / A

10

A

0

A

1

A

2

A

3

V

DD

V

DD

DQ

0

V

DDQ

NC

DQ

1

V

SSQ

NC

DQ

2

V

DDQ

NC

DQ

3

V

SSQ

NC

NC

V

DDQ

NC

NC

V

DD

NC

NC

WE

CAS

RAS

CS

NC

BA

0

BA

1

AP / A

10

A

0

A

1

A

2

A

3

V

DD

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

66

65

64

63

62

61

60

59

58

V

SS

DQ

7

V

SSQ

NC

DQ

6

V

DDQ

NC

DQ

5

V

SSQ

NC

DQ

4

V

DDQ

NC

NC

V

SSQ

的DQ

NC

V

REF

V

SS

DM

CK

CK

CKE

NC

A

12

A

11

A

9

A

8

A

7

A

6

A

5

A

4

V

SS

V

SS

DQ

15

V

SSQ

DQ

14

DQ

13

V

DDQ

DQ

12

DQ

11

V

SSQ

DQ

10

DQ

9

V

DDQ

DQ

8

NC

V

SSQ

UDQS

NC

V

REF

V

SS

UDM

CK

CK

CKE

NC

A

12

A

11

A

9

A

8

A

7

A

6

A

5

A

4

V

SS

66Pin TSOPII

（ 400mil X 875mil ）

（ 0.65毫米引脚间距）

银行地址

BA0~BA1

自动预充电

A10

57

56

55

54

53

52

51

50

49

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

512MB TSOP -II封装引脚

组织

64Mx8

32Mx16

行地址

A0~A12

A0~A12

列地址

A0-A9, A11

A0-A9

DM在内部装载匹配DQ和DQS相同。

行&列地址的配置

修订版0.3月。 2005年