K4D623238B-GC
修订历史
版本1.4 （ 2002年9月26日）
添加TCK （分钟）和TCK （最大值）在CL = 3和CL = 4
64M DDR SDRAM
版本1.3 （ 2002年3月5日）
更改TCK K4D623238B - GC40的（最大） ，从为7ns至10ns的。
版本1.2 （ 2001年9月1日）
增加K4D623238B -GL *为低功耗的部分（ ICC6 = 1毫安）
增加ICC7 （工作电流4bank交错）
增加了100MHz的@ CL2
版本1.1 （ 2001年8月2日）
更改TCK K4D623238B - GC45的（最大） / -50 / -55 / -60 ，从为7ns至10ns的。
版本1.0 （ 2001年6月22日）
K4D623238B - GC33的改变VDD / VDDQ为2.5V至2.8V 。
版本0.4 （四月10,2001 ）
- 初步规范
增加K4D623238B - GC50
增加K4D623238B - GC55
增加K4D623238B - GC60
定义tWR_A这意味着写入恢复时间@自动预充电。
版本0.3 （ 2001年2月10日）
- 初步
K4D623238B - GC45的改变tDAL从6tCK到7tCK 。
版本0.2 （二〇〇〇年十二月十三日） -
目标规格
确定的目标规格
版本0.0 （ 2000年11月21日）
- 2 -
修订版1.4 （ 2002年9月）
K4D623238B-GC
512K X 32位×4银行双数据速率同步RAM
用双向数据选通和DLL
特点
2.5V ±5％电源设备操作电源
VDD / VDDQ = 2.8V ±5％ -33
VDD / VDDQ = 2.5V ±5％ -60 / -55 / -50 / -45 / -40
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3,4,5 （时钟）
- 。突发长度（ 2 ， 4 ， 8和全页）
- 。突发类型（顺序&交错）
全页突发长度为顺序突发类型只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
64M DDR SDRAM
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
16ms的刷新周期（ 2K周期）
144球FBGA
最大时钟频率高达300MHz
最大数据传输速率高达600Mbps /针
订购信息
产品型号
K4D623238B-GC/L33
K4D623238B-GC/L40
K4D623238B-GC/L45
K4D623238B-GC/L50
K4D623238B-GC/L55
K4D623238B-GC/L60
最大频率。
300MHz
250MHz
222MHz
200MHz
183MHz
166MHz
最大数据速率
600Mbps/pin
500Mbps/pin
444Mbps/pin
400Mbps/pin
366Mbps/pin
333Mbps/pin
SSTL_2
144球FBGA
接口
包
概述
FOR 512K X 32位×4银行DDR SDRAM
该K4D623238是67108864位超同步数据速率动态随机存储器组织成2 x1,048,976字32
位，制造与三星
’
高性能CMOS技术。有数据选通同步功能可让
s
极高的性能高达2.4GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
修订版1.4 （ 2002年9月）
K4D623238B-GC
输入/输出功能描述
符号
TYPE
功能
差分系统时钟输入。
CK ， CK * 1
输入
64M DDR SDRAM
所有的输入被采样的时钟以外的上升沿
Q
’
s和DM
’
该被采样的DQS的两个边缘。
s
激活CK信号为高电平时，并停用CK信号
CKE
输入
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
CS
输入
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
RAS
输入
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
2 4
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
CAS
输入
WE
输入
的DQ
0
DQS
3
输入/输出
DM
0
· DM
3
输入
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
Q
1 6
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
DQ
0
？ DQ
31
BA
0
， BA
1
输入/输出
输入
A
0
~ A
10
输入
行地址： RA
0
RA
1 0
，列地址： CA
0
CA
7
.
列地址CA
8
用于自动预充电。
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
电源
电源
电源
无连接/
留作将来使用
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
MCL
必须连接低
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
- 5 -
修订版1.4 （ 2002年9月）
K4D623238B-GC
修订历史
版本1.4 （ 2002年9月26日）
添加TCK （分钟）和TCK （最大值）在CL = 3和CL = 4
64M DDR SDRAM
版本1.3 （ 2002年3月5日）
更改TCK K4D623238B - GC40的（最大） ，从为7ns至10ns的。
版本1.2 （ 2001年9月1日）
增加K4D623238B -GL *为低功耗的部分（ ICC6 = 1毫安）
增加ICC7 （工作电流4bank交错）
增加了100MHz的@ CL2
版本1.1 （ 2001年8月2日）
更改TCK K4D623238B - GC45的（最大） / -50 / -55 / -60 ，从为7ns至10ns的。
版本1.0 （ 2001年6月22日）
K4D623238B - GC33的改变VDD / VDDQ为2.5V至2.8V 。
版本0.4 （四月10,2001 ）
- 初步规范
增加K4D623238B - GC50
增加K4D623238B - GC55
增加K4D623238B - GC60
定义tWR_A这意味着写入恢复时间@自动预充电。
版本0.3 （ 2001年2月10日）
- 初步
K4D623238B - GC45的改变tDAL从6tCK到7tCK 。
版本0.2 （二〇〇〇年十二月十三日） -
目标规格
确定的目标规格
版本0.0 （ 2000年11月21日）
- 2 -
修订版1.4 （ 2002年9月）
K4D623238B-GC
512K X 32位×4银行双数据速率同步RAM
用双向数据选通和DLL
特点
2.5V ±5％电源设备操作电源
VDD / VDDQ = 2.8V ±5％ -33
VDD / VDDQ = 2.5V ±5％ -60 / -55 / -50 / -45 / -40
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3,4,5 （时钟）
- 。突发长度（ 2 ， 4 ， 8和全页）
- 。突发类型（顺序&交错）
全页突发长度为顺序突发类型只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
64M DDR SDRAM
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
16ms的刷新周期（ 2K周期）
144球FBGA
最大时钟频率高达300MHz
最大数据传输速率高达600Mbps /针
订购信息
产品型号
K4D623238B-GC/L33
K4D623238B-GC/L40
K4D623238B-GC/L45
K4D623238B-GC/L50
K4D623238B-GC/L55
K4D623238B-GC/L60
最大频率。
300MHz
250MHz
222MHz
200MHz
183MHz
166MHz
最大数据速率
600Mbps/pin
500Mbps/pin
444Mbps/pin
400Mbps/pin
366Mbps/pin
333Mbps/pin
SSTL_2
144球FBGA
接口
包
概述
FOR 512K X 32位×4银行DDR SDRAM
该K4D623238是67108864位超同步数据速率动态随机存储器组织成2 x1,048,976字32
位，制造与三星
’
高性能CMOS技术。有数据选通同步功能可让
s
极高的性能高达2.4GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
修订版1.4 （ 2002年9月）
K4D623238B-GC
输入/输出功能描述
符号
TYPE
功能
差分系统时钟输入。
CK ， CK * 1
输入
64M DDR SDRAM
所有的输入被采样的时钟以外的上升沿
Q
’
s和DM
’
该被采样的DQS的两个边缘。
s
激活CK信号为高电平时，并停用CK信号
CKE
输入
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
CS
输入
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
RAS
输入
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
2 4
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
CAS
输入
WE
输入
的DQ
0
DQS
3
输入/输出
DM
0
· DM
3
输入
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
Q
1 6
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
DQ
0
？ DQ
31
BA
0
， BA
1
输入/输出
输入
A
0
~ A
10
输入
行地址： RA
0
RA
1 0
，列地址： CA
0
CA
7
.
列地址CA
8
用于自动预充电。
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
电源
电源
电源
无连接/
留作将来使用
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
MCL
必须连接低
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
- 5 -
修订版1.4 （ 2002年9月）
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