K4D26323QG-GC
128M GDDR SDRAM
的128Mbit GDDR SDRAM
修订版1.2
2005年3月
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修订版1.2 （ 2005年3月）
K4D26323QG-GC
修订历史
版本1.2 （ 2005年3月4日）
从数据表中删除K4D26323QG - GC22
128M GDDR SDRAM
版本1.1 （ 2004年11月26日）
删除-GC20的规范。
将AC规范的格式
改变DC规格测量条件，从VDD （典型值）连接到VDD （最大值）
版本1.0 （ 2004年6月23日）
的-GC22 / 25 更改tDQSCK / TAC从0.55tCK到0.45tCK
更改了-GC20 tDQSCK / TAC从0.55tCK到0.35tCK
版本0.4 （ 2004年6月4日）
-
初步
从规范中删除K4D26323QG - GC40
从1.8V + 0.1V改变-GC20 / 22 VDD&VDDQ至2.0V + 0.1V
从数量改变AC特性表15 16页上的时钟为基础，以纳秒为基础的。也是关键参数
更改如下
- 对-GC20从23tCK / 6tCK到25tCK / 7tCK / 14tCK改变tRFC / tWR_A / tDAL
- 对-GC22从22tCK / 6tCK到23tCK / 7tCK / 14tCK改变tRFC / tWR_A / tDAL
- 改变的tRC / tRFC /激进党/中-GC25从17tCK / 19tCK / 5tCK / 5tCK / 10tCK tWR_A / tDAL到18tCK / 20tCK / 6tCK / 6tCK / 12tCK
- 改变的tRC / tRFC /激进党/ tRCD的/激进党/ tWR_A / -GC2A从15tCK / 17tCK / 5tCK / 5tCK / 10tCK到16tCK / 18tCK / 6tCK / 6tCK / 12tCK的tDAL
- 改变的tRC / tRFC / tRAS的/的-GC33从13tCK / 15tCK / 9tCK / 4tCK / 4tCK激进党/ tWR_A / tDAL到15tCK / 17tCK / 10tCK / 5tCK / 5tCK / 10tCK
增加了DC的目标规范
版本0.3 （ 2004年4月22日）
更改TCK K4D26323QG - GC22的（最大）从10ns的到5ns的
更改K4D26323QG - GC20的tWR的从6tCK到7tCK
更改K4D26323QG - GC22的tWR的从6tCK到7tCK
更改K4D26323QG - GC25的tWR的从5tCK到6tCK
更改K4D26323QG - GC33的tWR的从4tCK到5tCK
更改K4D26323QG - GC40的tWR的从3tCK到4tCK
版本0.2 （ 2004年4月20日）
更改TCK K4D26323QG - GC20的（最大）从10ns的到5ns的
版本0.1 （ 2004年4月16日）
更正错字
版本0.0 （ 2004年2月2日） -
目标规格
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K4D26323QG-GC
128M GDDR SDRAM
1M X 32位×4银行图形双数据速率同步DRAM
用双向数据选通和DLL
特点
± 1.8V的器件操作0.1V电源
1.8V ±0.1V电源的I / O接口
SSTL_18兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3 ，图4，图5和图6（时钟）
- 。突发长度（2,4和8）
- 。突发类型（顺序&交错）
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
144球FBGA
最大时钟频率高达500MHz
最大数据传输速率高达了1.0Gbps /针
订购信息
产品型号
K4D26323QG-GC25
K4D26323QG-GC2A
K4D26323QG-GC33
最大频率。
400MHz
350MHz
300MHz
最大数据速率
800Mbps/pin
700Mbps/pin
600Mbps/pin
SSTL_18
144球FBGA
接口
包
* K4D26323QG -VC是无铅封装部件编号。
概述
FOR 1M X 32位×4银行DDR SDRAM
该K4D26323QG是134217728位超同步数据速率动态随机存储器划分为4 x1,048,576用字
32位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达3.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
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K4D26323QG-GC
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
128M GDDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
24
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
DQ
16
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
7
.
列地址CA
8
用于自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
必须连接低
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
的DQ
0
DQS
3
输入/输出
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
MCL
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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