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位置：首页 > IC型号导航 > 首字符K型号页 > 首字符K的型号第141页 > K4D263238F-QC50
K4D263238F
128M DDR SDRAM
128Mbit的DDR SDRAM
1M X 32位×4银行
双数据速率同步DRAM
用双向数据选通和DLL
修订版1.1
2003年5月
- 1 -
1.1版（ 2003年5月）
K4D263238F
修订历史
版本1.1 （ 2003年5月30日）
增加了无铅封装部件编号在数据表中。
128M DDR SDRAM
版本1.0 （ 2003年4月29日）
定义DC规格。
版本0.0 （ 2003年1月20日） -
目标规格
定义目标规格。
- 2 -
1.1版（ 2003年5月）
K4D263238F
128M DDR SDRAM
1M X 32位×4银行双数据速率同步DRAM
用双向数据选通和DLL
特点
2.5V ±5％为设备操作电源
2.5V ± 5 ％电源的I / O接口
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3 （时钟）
- 。突发长度（ 2 ， 4 ， 8和全页）
- 。突发类型（顺序&交错）
全页突发长度为顺序突发类型只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
没有写是读的功能中断
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
100引脚TQFP封装
最大时钟频率高达250MHz
最大数据传输速率高达500Mbps的/针
订购信息
产品型号
K4D263238F-QC40
K4D263238F-QC50
最大频率。
250MHz
200MHz
最大数据速率
500Mbps/pin
400Mbps/pin
接口
SSTL_2
包
100 TQFP
K4D263238F -UC是无铅封装部件编号。
概述
FOR 1M X 32位×4银行DDR SDRAM
该K4D263238F是134217728位超同步数据速率动态随机存储器组织成4× 1,048,576字经
32位，制造与三星
′
s高性能CMOS技术。有数据选通同步功能可让
极高的性能可达
2.0GB/s/chip.
I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
1.1版（ 2003年5月）
K4D263238F
引脚配置
（ TOP VIEW ）
128M DDR SDRAM
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
DQ29
VSSQ
DQ30
DQ31
VSS
VDDQ
N.C
N.C
N.C
N.C
N.C
VSSQ
俄罗斯足协
的DQ
VDDQ
VDD
DQ0
DQ1
VSSQ
DQ2
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
10
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
11
1
2
3
4
5
6
7
8
9
51
50
49
48
47
46
45
44
43
A8(AP)
VDDQ
VDDQ
VDDQ
VDDQ
VSSQ
VSSQ
VSSQ
VREF
DQ28
DQ27
DQ26
DQ25
DQ24
DQ15
DQ14
DQ13
DQ12
DQ10
DQ11
VDD
DM3
DM1
CKE
DQ9
DQ8
VSS
CK
CK
MCL
A7
A6
A5
A4
VSS
A9
N.C
N.C
N.C
N.C
N.C
N.C
N.C
A11
A10
VDD
A3
A2
A1
A0
100引脚TQFP
20 x 14
mm
2
42
41
40
39
38
37
36
35
34
33
32
31
0.65毫米引脚间距
VSS
WE
CAS
RAS
VSSQ
VSSQ
VDD
VDDQ
VDDQ
VDDQ
VSSQ
VDDQ
CS
DQ3
DQ4
DQ5
DQ6
DQ7
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM0
引脚说明
CK ， CK
CKE
CS
RAS
CAS
WE
的DQ
DMI
俄罗斯足协
差分时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
数据选通
数据屏蔽
留作将来使用
BA
0
， BA
1
A
0
~A
11
DQ
0
？ DQ
31
V
DD
V
SS
V
DDQ
V
SSQ
MCL
银行选择地址
地址输入
数据输入/输出
动力
地
电源DQ
′
s
地面DQ
′
s
必须连接低
DM2
BA0
- 4 -
1.1版（ 2003年5月）
BA1
K4D263238F
输入/输出功能描述
符号
CK ，
CK
*1
输入
TYPE
128M DDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
′
s和DM
′
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
DQ
16
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
7
.
列地址CA
8
用于自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
必须连接低
CKE
输入
CS
输入
RAS
CAS
WE
的DQ
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
MCL
输入
输入
输入
输入/输出
输入
输入/输出
输入
输入
电源
电源
电源
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
- 5 -
1.1版（ 2003年5月）
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