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K4D263238E-GC

128M GDDR SDRAM

的128Mbit GDDR SDRAM

1M X 32位×4银行

图形双数据速率

同步DRAM

用双向数据选通和DLL

（ 144球FBGA ）

修订版1.7

2003年11月

三星电子公司保留更改产品或规格，恕不另行通知。

- 1 -

REV 1.7 （ 2003年11月）

K4D263238E-GC

修订历史

版本1.7 （ 2003年11月14日）

更正错字

128M GDDR SDRAM

版本1.6 （ 2003年8月14日）

增加了时钟的输入参考电压的说明的情况下差分时钟

版本1.5 （ 2003年8月11日）

更正错字

版本1.4 （ 2003年4月30日）

增加了无铅封装部件编号在数据表

版本1.3 （ 2003年4月14日）

K4D263238E - GC2A /三十六分之三十三支持宽电压范围为2.375V至2.94V

版本1.2 （ 2003年4月7日）

从规范中删除K4D263238E - GL36 。

版本1.1 （ 2003年3月17日）

更正错字

1.0修订版（ 2003年2月13日）

定义DC规格

增加K4D263238E - GC25和K4D263238E - GL36在规范。

- 2 -

REV 1.7 （ 2003年11月）

K4D263238E-GC

128M GDDR SDRAM

1M X 32位×4银行图形双数据速率同步DRAM

用双向数据选通和DLL

特点

VDD / VDDQ = 2.8V ±5％ -GC25

VDD / VDDQ = 2.5V ±5％ -GC2A / 33 /36 /四十五分之四十○

SSTL_2兼容输入/输出

4银行操作

MRS循环地址重点项目

- 。读取延迟3 ，图4，图5（时钟）

- 。突发长度（ 2 ， 4 ， 8和全页）

- 。突发类型（顺序&交错）

全页突发长度为顺序突发类型只

全页突发的起始地址应该是偶数

除了数据& DM所有输入进行采样，正

将系统时钟的边沿

差分时钟输入

无Wrtie -打断读取功能

4 DQS的（ 1DQS /字节）

数据I /数据选通信号的两边O事务

DLL对齐DQ和DQS转换与时钟转换

边沿对齐的数据&数据选通输出

中心对齐数据&数据选通输入

DM只写屏蔽

自动&自我刷新

32ms的刷新周期（ 4K周期）

144球FBGA

最高时钟频率可达400MHz

最大数据传输速率高达800Mbps /针

订购信息

产品型号

K4D263238E-GC25

K4D263238E-GC2A

K4D263238E-GC33

K4D263238E-GC36

K4D263238E-GC40

K4D263238E-GC45

最大频率。

400MHz

350MHz

300MHz

275MHz

250MHz

222MHz

最大数据速率

800Mbps/pin

700Mbps/pin

600Mbps/pin

550Mbps/pin

500Mbps/pin

444Mbps/pin

SSTL_2

(VDD/VDDQ=2.5V)

144球FBGA

接口

SSTL_2

(VDD/VDDQ=2.8V)

包

K4D263238E -VC是无铅封装部件编号。

概述

FOR 1M X 32位×4银行DDR SDRAM

该K4D263238E是134217728位超同步数据速率动态随机存储器划分为4 x1,048,576用字

32位，制造与三星

’

s高性能CMOS技术。有数据选通同步功能可让

极高的性能高达3.2GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围

的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用

高性能存储系统的应用程序。

- 3 -

REV 1.7 （ 2003年11月）

K4D263238E-GC

引脚配置

（ TOP VIEW ）

DQS0

DQ4

DQ6

DQ7

DQ17

DQ19

DQS2

DQ21

DQ22

CAS

RAS

128M GDDR SDRAM

DM0

VDDQ

DQ5

VDDQ

DQ16

DQ18

DM2

DQ20

DQ23

VSSQ

VDD

VDDQ

VDD

BA0

DQ3

VDDQ

VSSQ

VSS

VSSQ

VSS

BA1

DQ2

DQ1

VSSQ

DQ0

VDDQ

VDD

VSS

DQ31

VDDQ

VDD

VSS

DQ29

DQ30

VSSQ

DQ28

VDDQ

VSSQ

VSS

VSSQ

VSS

俄罗斯足协

VSSQ

VDD

VDDQ

VDD

A8/AP

DM3

VDDQ

DQ26

VDDQ

DQ15

DQ13

DM1

DQ11

DQ9

CKE

DQS3

DQ27

DQ25

DQ24

DQ14

DQ12

DQS1

DQ10

DQ8

MCL

VREF

VSS

热热

VSS

热热

VSS

热热

VSS

热热

VSS

A10

VSS

VDD

A11

VSS

热热

VSS

热热

VSS

热热

VSS

热热

VSS

VDD

VSS

俄罗斯足协

注意：

1. RFU1保留供A12

2. RFU2保留用于BA2

3. VSS热球是可选的

引脚说明

CK ， CK

CKE

RAS

CAS

的DQ

俄罗斯足协

差分时钟输入

时钟使能

芯片选择

行地址选通

列地址选通

写使能

数据选通

数据屏蔽

留作将来使用

， BA

？ DQ

DDQ

SSQ

MCL

银行选择地址

地址输入

数据输入/输出

动力

地

电源DQ

’

地面DQ

’

无连接

必须连接低

- 4 -

REV 1.7 （ 2003年11月）

K4D263238E-GC

输入/输出功能描述

符号

CK ， CK * 1

输入

TYPE

128M GDDR SDRAM

功能

差分系统时钟输入。

所有的输入被采样的时钟以外的上升沿

’

s和DM

’

看得太采样的DQS的两边。

激活CK信号为高电平时，并停用CK信号

当低。通过取消激活时钟， CKE低表明电源

断模式或自刷新模式。

CS使指令译码器时低，禁用的COM

命令解码器高时。当指令译码器被禁用，

新的命令将被忽略，但以前的行动仍在继续。

锁存行地址在CK与正边沿

RAS低。让行存取&预充电。

锁存器地址栏上的CK与正边沿

CAS低。启用列的访问。

允许写操作和行预充电。

锁存来自中科院，我们开始积极的数据。

数据输入和输出都与DQS的两边缘同步。

的DQ

对于DQ

？ DQ

的DQ

对于DQ

？ DQ

15,

的DQ

对于DQ

？ DQ

23,

的DQ

对于DQ

？ DQ

31.

数据掩码。数据在通过DM延迟= 0时，屏蔽DM高

在突发写入。 DM

对于DQ

？ DQ

对于DQ

？ DQ

15,

为

？ DQ

23,

对于DQ

？ DQ

31.

数据输入/输出复用在相同的针。

选择哪家银行是活跃。

行/列地址被复用在相同的针。

行地址： RA

，列地址： CA

列地址CA

用于自动预充电。

电源和地的输入缓冲器和核心逻辑。

对于输出缓冲，以提供分离的电源和接地

增强抗干扰性。

参考电压输入端，用于SSTL接口。

该引脚被建议将左"No connection"设备上

必须连接低

CKE

输入

RAS

CAS

输入

的DQ

DQS

输入/输出

· DM

？ DQ

， BA

~ A

DDQ

SSQ

REF

NC / RFU

MCL

输入

输入/输出

输入

电源

无连接/

留作将来使用

必须连接低

* 1：用于差分时钟的定时基准点是CK和CK的交叉点。

对于使用单端时钟的任何应用程序，应用V

REF

以CK引脚。

- 5 -

REV 1.7 （ 2003年11月）

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