K4D263238A-GC
修订历史
2.0版（ 2002年1月16日）
更改包球的高度，从0.25mm到0.35毫米
更正错字
128M DDR SDRAM
版本1.9 （ 2002年7月18日）
将功耗从2.0W到2.3W
版本1.8 （ 2002年6月12日）
支持两种CL4和CL3的K4D263238A - GC45 ，这种变化生效之日起开始从
WW23
版本1.6 （一月三十日，2002年）
更改TCK K4D263238A - GC40的（最大） ，从为7ns至10ns的。
更改TCK K4D263238A - GC33 / 36从为5ns至4ns的（最大） 。
对于所有的CL5操作，保证TCK （max）是为4ns 。
版本1.5 （二零零一年十二月十四日）
删除K4D26323RA - GC2A / 33/ 36（ VDD / VDDQ = 2.8V ） & K4D263238A - GC55 / 60的规格。
增加K4D263238A - GC36 （ VDD / VDDQ = 2.5V ）
版本1.4 （十一月十四日，2001年）
增加K4D26323RA - GC36 （ VDD / VDDQ = 2.8V ）
版本1.3 （ 2001年10月22日）
K4D263238A - GC2A的修正部分号码K4D26323RA ， GC2A
更改-GC2A和GC33的tCDLR从3tCK到2tCK ，自2001年9月15日申请。
定义X32 DDR移动PC图形分别 - K4D26323AA -GL **功能与VDDQ = 1.8V ， ICC6 = 1毫安与
降低工作电流。请参阅K4D26323AA -GL **规格的详细信息。
版本1.2 （ 2001年9月13日）
定义K4D26323RA - GC33和K4D263238A - GC2A的DC规格值
将TCK -2A （最大），并从-33到为7ns为5ns
版本1.1 （ 2001年9月3日）
增加K4D26323RA - GC33 （ VDD / VDDQ = 2.8V ）
增加K4D263238A - GC2A （ 350MHz的）
版本1.0 （ 2001年8月16日）
更改K4D263238A - GC33的tCDLR从2tCK到3tCK
删除了VDDQ =从规范1.8V 。
增加K4D263238A -GL作为一款低功耗的部分
定义DC规格。
版本0.1 （ 2001年8月2日） -
目标规格
更改TCK K4D263238A - GC45的（最大） / -50 / -55 / -60 ，从为7ns至10ns的。
版本0.0 （ 2001年6月） -
目标规格
确定的目标规格
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2.0版本（ 2003年1月）
K4D263238A-GC
1M X 32位×4银行双数据速率同步DRAM
用双向数据选通和DLL
特点
2.5V ±5％电源设备操作电源
用于I / O接口2.5V ±5 ％电源
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3,4,5 （时钟）
- 。突发长度（ 2 ， 4 ， 8和全页）
- 。突发类型（顺序&交错）
全页突发长度为顺序突发类型只
全页突发的起始地址应该是偶数
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
4 DQS的（ 1DQS /字节）
128M DDR SDRAM
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
144球FBGA
最大时钟频率高达300MHz
最大数据传输速率高达600Mbps /针
订购信息
产品型号
K4D263238A-GC33
K4D263238A-GC36
K4D263238A-GC40
K4D263238A-GC45
K4D263238A-GC50
最大频率。
300MHz
275MHz
250MHz
222MHz
200MHz
最大数据速率
600Mbps/pin
550Mbps/pin
500Mbps/pin
444Mbps/pin
400Mbps/pin
SSTL_2
(VDD/VDDQ=2.5V)
接口
包
144球FBGA
概述
FOR 1M X 32位×4银行DDR SDRAM
该K4D263238A是134217728位超同步数据速率动态随机存储器划分为4 x1,048,576用字
32位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达2.4GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
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2.0版本（ 2003年1月）
K4D263238A-GC
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
128M DDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
24
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
DQ
16
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
7
.
列地址CA
8
用于自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
必须连接低
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
的DQ
0
DQS
3
输入/输出
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
MCL
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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2.0版本（ 2003年1月）
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