K4D261638F
修订历史
版本1.2 （ 2004年1月30日）
将tWR的& tWR_A K4D261638F - TC25的/ 2A /三十六分之三十三从3tCK到4tCK
更改K4D261638F - TC25的tRC的从17tCK到18tCK
K4D261638F - TC2A的/改变的tRC三十六分之三十三从15tCK到16tCK
K4D261638F - TC25的改变tRAS的从12tCK到13tCK 。
K4D261638F - TC2A / 33/ 36变更tRAS的从10tCK到11tCK 。
K4D261638F - TC25的改变tDAL / 2A /三十六分之三十三从8tCK到9tCK
128M GDDR SDRAM
版本1.1 （ 2004年1月7日）
增加K4D261638F - TC25的规范。
版本1.0 （ 2003年12月5日）
版本0.9 （二○○三年十月一十四日） -
初步SPEC
定义DC规格
版本0.1 （ 2003年10月2日） -
目标规格
增加了无铅封装部件编号在数据表
版本0.0 （ 2003年8月6日） -
目标规格
确定的目标规格
- 2 -
修订版1.2 （2004年1月）
K4D261638F
128M GDDR SDRAM
2米x 16Bit的×4银行图形双数据速率同步DRAM
用双向数据选通和DLL
特点
2.5V ±5％电源设备操作电源
用于I / O接口2.5V ±5 ％电源
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3 ，图4和图5（时钟）
- 。突发长度（2,4和8）
- 。突发类型（顺序&交错）
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
2 DQS的（ 1DQS /字节）
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
66pin TSOP -II
最高时钟频率可达400MHz
最大数据传输速率高达800Mbps /针
订购信息
产品型号
K4D261638F-TC25
K4D261638F-TC2A
K4D261638F-TC33
K4D261638F-TC36
K4D261638F-TC40
K4D261638F-TC50
最大频率。
400MHz
350MHz
300MHz
275MHz
250MHz
200MHz
最大数据速率
800Mbps/pin
700Mbps/pin
600Mbps/pin
550Mbps/pin
500Mbps/pin
400Mbps/pin
SSTL_2
66pin TSOP -II
接口
包
K4D261638F -LC是无铅封装部件编号。
为K4D261638F - TC25 / 2A ， VDD & VDDQ = 2.8V + 0.1V
概述
FOR 2米x 16Bit的×4银行DDR SDRAM
该K4D261638F是134217728位超同步数据速率动态随机存储器组织成4× 2,097,152字由
16位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达1.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
修订版1.2 （2004年1月）
K4D261638F
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
128M GDDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
对于x16的， LDQS对应于DQ0 - DQ7数据; UDQS
对应于DQ8 - DQ15数据。
在掩模数据。数据在通过DM延迟= 0时，屏蔽是DM
高突发写入。对于x16的， LDM对应于数据上
DQ0 - DQ7 ; UDM correspons对DQ8 - DQ15数据。
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
8
.
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
LDQS ， UDQS
输入/输出
LDM ， UDM
DQ
0
？ DQ
15
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
- 5 -
修订版1.2 （2004年1月）
K4D261638F
修订历史
版本1.2 （ 2004年1月30日）
将tWR的& tWR_A K4D261638F - TC25的/ 2A /三十六分之三十三从3tCK到4tCK
更改K4D261638F - TC25的tRC的从17tCK到18tCK
K4D261638F - TC2A的/改变的tRC三十六分之三十三从15tCK到16tCK
K4D261638F - TC25的改变tRAS的从12tCK到13tCK 。
K4D261638F - TC2A / 33/ 36变更tRAS的从10tCK到11tCK 。
K4D261638F - TC25的改变tDAL / 2A /三十六分之三十三从8tCK到9tCK
128M GDDR SDRAM
版本1.1 （ 2004年1月7日）
增加K4D261638F - TC25的规范。
版本1.0 （ 2003年12月5日）
版本0.9 （二○○三年十月一十四日） -
初步SPEC
定义DC规格
版本0.1 （ 2003年10月2日） -
目标规格
增加了无铅封装部件编号在数据表
版本0.0 （ 2003年8月6日） -
目标规格
确定的目标规格
- 2 -
修订版1.2 （2004年1月）
K4D261638F
128M GDDR SDRAM
2米x 16Bit的×4银行图形双数据速率同步DRAM
用双向数据选通和DLL
特点
2.5V ±5％电源设备操作电源
用于I / O接口2.5V ±5 ％电源
SSTL_2兼容输入/输出
4银行操作
MRS循环地址重点项目
- 。读取延迟3 ，图4和图5（时钟）
- 。突发长度（2,4和8）
- 。突发类型（顺序&交错）
除了数据& DM所有输入进行采样，正
将系统时钟的边沿
差分时钟输入
无Wrtie -打断读取功能
2 DQS的（ 1DQS /字节）
数据I /数据选通信号的两边O事务
DLL对齐DQ和DQS转换与时钟转换
边沿对齐的数据&数据选通输出
中心对齐数据&数据选通输入
DM只写屏蔽
自动&自我刷新
32ms的刷新周期（ 4K周期）
66pin TSOP -II
最高时钟频率可达400MHz
最大数据传输速率高达800Mbps /针
订购信息
产品型号
K4D261638F-TC25
K4D261638F-TC2A
K4D261638F-TC33
K4D261638F-TC36
K4D261638F-TC40
K4D261638F-TC50
最大频率。
400MHz
350MHz
300MHz
275MHz
250MHz
200MHz
最大数据速率
800Mbps/pin
700Mbps/pin
600Mbps/pin
550Mbps/pin
500Mbps/pin
400Mbps/pin
SSTL_2
66pin TSOP -II
接口
包
K4D261638F -LC是无铅封装部件编号。
为K4D261638F - TC25 / 2A ， VDD & VDDQ = 2.8V + 0.1V
概述
FOR 2米x 16Bit的×4银行DDR SDRAM
该K4D261638F是134217728位超同步数据速率动态随机存储器组织成4× 2,097,152字由
16位，制造与三星
’
s高性能CMOS技术。有数据选通同步功能可让
极高的性能高达1.6GB / S /芯片。 I / O事务处理可在时钟周期的两端。范围
的工作频率，可编程脉冲串长度和可编程延迟允许该设备可用于各种有用
高性能存储系统的应用程序。
- 3 -
修订版1.2 （2004年1月）
K4D261638F
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
128M GDDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
对于x16的， LDQS对应于DQ0 - DQ7数据; UDQS
对应于DQ8 - DQ15数据。
在掩模数据。数据在通过DM延迟= 0时，屏蔽是DM
高突发写入。对于x16的， LDM对应于数据上
DQ0 - DQ7 ; UDM correspons对DQ8 - DQ15数据。
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
RA
11
，列地址： CA
0
CA
8
.
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
LDQS ， UDQS
输入/输出
LDM ， UDM
DQ
0
？ DQ
15
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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修订版1.2 （2004年1月）
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