K4C89183AF
修订历史
版本0.0 （2002年10月）
- 首次发行
版本0.01 （2002年11月）
- 从改变芯片修订版D -死F-死
- 修正错字
- 在AC时序表，时序图修正DQS到DS和QS （ DQS -> DS和QS ） 。
版本0.1 （ 2003年4月）
- 增加了800Mbps的（ 400兆赫）产品
- 改变运行温度由Ta为TC。
- ADDR / CMD / CLK的改变电容
从
民
地址/命令/ CLK
1.5
最大
2.5
民
1.5
To
最大
3.0
- 改变TDSS （ DS输入的下降沿到时钟设置时间）
从
F6
CL4
CL5
CL6
CL7
0.9
0.9
0.9
-
FB
0.9
0.9
0.9
-
F5
1.0
1.0
1.0
-
G7
0.75
0.75
0.75
0.75
F6
0.75
0.75
0.75
-
To
FB
0.8
0.8
0.8
-
F5
1.0
1.0
1.0
-
- 增加了CL7为800Mbps的
- 删除TSOP封装外形
版本0.11 （ 2003年4月）
- 在第3页（删除双向选通）更正错字
-
更正分钟。 VREF在第7页VDDQ / 2x95 ％
0.2版（2003年8月）
- 增加了封装外形尺寸
- 提取800Mbps的（ G7 ）的目标规格分档（ G7将在未来加入）
- 改变直流试验条件
从
IDD1S,IDD2N,IDD2P,IDD5,IDD6
-
- 改变低频规格如下图所示
从
单位： NS
TCK最大@ CL = 4
TCK最大@ CL = 5
TCK最大@ CL = 6
F6
7.5
7.5
7.5
FB
7.5
7.5
7.5
F5
7.5
7.5
7.5
F6
6.0
6.0
6.0
To
FB
6.0
6.0
6.0
F5
6.0
6.0
6.0
To
IDD1S,IDD2N,IDD2P,IDD5B,IDD6
IDD4W ， IDD4R
改变的点
改变的条件
新插入的
- 改变交流测试负载的图片
版本0.3 （ 2003年11月）
-
从改变装箱率型芯片暴露在充满成型体
- 在部分号码已更改包代码
- 2 -
REV 。 2005年0.7月
K4C89183AF
版本0.31（三月，2004）
- 修正错字。在第7页（改工作温度为85℃ ，温度情况下）
版本0.4 （六月， 2004）
- 改变从"target"到"Preliminary"
- 更改分钟。 TCK @ CL5来为3.5ns的" - F6"
从
F6
CL = 4
t
CK
时钟周期时间（min）
CL = 5
CL = 6
版本0.5 （8月， 2004年）
- 已删除的自刷新，从规范功能和BL2
版本0.51 （8月， 2004年）
- 在54页的更正错误， "Package输出线Drawing" 。 （只有4球是在图纸丢失）
版本0.6 （11月， 2004年）
- 删除"preliminary"
- 第9页改变当前值
版本0.7 （1月。 ， 2005）
- 删除了tDQSQA第11页
- 删除了tSSK第11页
4.0纳秒
3.33纳秒
3.0ns
To
F6
4.0纳秒
3.5纳秒
3.0ns
- 3 -
REV 。 2005年0.7月
K4C89183AF
4,194,304字×4个库x 18位双数据速率网络DRAM
描述
K4C89183AF是CMOS双数据速率网络的DRAM含有301989888存储器单元。 K4C89183AF的组织结构
4,194,304字×4银行X18位。 K4C89183AF采用全同步操作参考时钟边沿使所有操作
系统蒸发散是在一个时钟输入使高性能和简单的用户界面共存的同步。 K4C89183AF就可以工作
与普通DDR SDRAM相比，吃了快核心周期。
K4C89183AF适合于服务器，网络和其他应用中，大的存储器密度和低功耗是
所需。输出驱动器为网络DRAM能够在轻负载条件下的高品质的快速数据传输。
特点
参数
CL = 4
t
CK
时钟周期时间（min）
t
RC
随机读/写周期时间（分钟）
t
RAC
随机访问时间（分钟）
I
DD1S
工作电流（单一银行） （最大值）
I
DD2P
掉电电流（最大值）
CL = 5
CL = 6
K4C89183AF
F6
4.0纳秒
3.5纳秒
3.0ns
20.0纳秒
20.0纳秒
320mA
70mA
FB
4.5纳秒
3.75纳秒
3.33纳秒
22.5纳秒
22.5纳秒
300mA
65mA
F5
5.0纳秒
4.5纳秒
4.0纳秒
25纳秒
25纳秒
280mA
60mA
完全同步操作
- 双数据速率（ DDR ）
- 数据的输入/输出与DS / QS的两个边缘同步。
- 差分时钟（ CLK和CLK ）输入
- CS ， FN和所有地址输入信号进行采样，在CLK的上升沿。
- 输出数据（的DQ和QS ）被对齐到CLK和CLK的交叉点。
3.0 ns的快速最小时钟周期时间
- 时钟： 333 MHz的最高
- 数据： 666 Mbps的/针最大
四路独立的银行操作
快速周期和短延迟
单向数据选通
分布式自动刷新周期3.9us
掉电模式
变量写入长度控制
写延时= CAS延迟- 1
可编程CAS延迟和突发长度
- CAS Laatency = 4 ，5，6
- 突发长度= 4
组织： 4,194,304字× 4组×18位
电源电压V
DD
: 2.5V
±
0.125V
V
DDQ
: 1.4V
1.9V
1.8V CMOS I / O符合SSTL - 1.8 （半强度驱动程序）和HSTL
包装： 60Ball BGA ， 1.0毫米X 1.0毫米间距
注意：网络DRAM是三星电子的商标有限公司
- 4 -
REV 。 2005年0.7月
K4C89183AF
修订历史
版本0.0 （2002年10月）
- 首次发行
版本0.01 （2002年11月）
- 从改变芯片修订版D -死F-死
- 修正错字
- 在AC时序表，时序图修正DQS到DS和QS （ DQS -> DS和QS ） 。
版本0.1 （ 2003年4月）
- 增加了800Mbps的（ 400兆赫）产品
- 改变运行温度由Ta为TC。
- ADDR / CMD / CLK的改变电容
从
民
地址/命令/ CLK
1.5
最大
2.5
民
1.5
To
最大
3.0
- 改变TDSS （ DS输入的下降沿到时钟设置时间）
从
F6
CL4
CL5
CL6
CL7
0.9
0.9
0.9
-
FB
0.9
0.9
0.9
-
F5
1.0
1.0
1.0
-
G7
0.75
0.75
0.75
0.75
F6
0.75
0.75
0.75
-
To
FB
0.8
0.8
0.8
-
F5
1.0
1.0
1.0
-
- 增加了CL7为800Mbps的
- 删除TSOP封装外形
版本0.11 （ 2003年4月）
- 在第3页（删除双向选通）更正错字
-
更正分钟。 VREF在第7页VDDQ / 2x95 ％
0.2版（2003年8月）
- 增加了封装外形尺寸
- 提取800Mbps的（ G7 ）的目标规格分档（ G7将在未来加入）
- 改变直流试验条件
从
IDD1S,IDD2N,IDD2P,IDD5,IDD6
-
- 改变低频规格如下图所示
从
单位： NS
TCK最大@ CL = 4
TCK最大@ CL = 5
TCK最大@ CL = 6
F6
7.5
7.5
7.5
FB
7.5
7.5
7.5
F5
7.5
7.5
7.5
F6
6.0
6.0
6.0
To
FB
6.0
6.0
6.0
F5
6.0
6.0
6.0
To
IDD1S,IDD2N,IDD2P,IDD5B,IDD6
IDD4W ， IDD4R
改变的点
改变的条件
新插入的
- 改变交流测试负载的图片
版本0.3 （ 2003年11月）
-
从改变装箱率型芯片暴露在充满成型体
- 在部分号码已更改包代码
- 2 -
REV 。 2005年0.7月
K4C89183AF
版本0.31（三月，2004）
- 修正错字。在第7页（改工作温度为85℃ ，温度情况下）
版本0.4 （六月， 2004）
- 改变从"target"到"Preliminary"
- 更改分钟。 TCK @ CL5来为3.5ns的" - F6"
从
F6
CL = 4
t
CK
时钟周期时间（min）
CL = 5
CL = 6
版本0.5 （8月， 2004年）
- 已删除的自刷新，从规范功能和BL2
版本0.51 （8月， 2004年）
- 在54页的更正错误， "Package输出线Drawing" 。 （只有4球是在图纸丢失）
版本0.6 （11月， 2004年）
- 删除"preliminary"
- 第9页改变当前值
版本0.7 （1月。 ， 2005）
- 删除了tDQSQA第11页
- 删除了tSSK第11页
4.0纳秒
3.33纳秒
3.0ns
To
F6
4.0纳秒
3.5纳秒
3.0ns
- 3 -
REV 。 2005年0.7月
K4C89183AF
4,194,304字×4个库x 18位双数据速率网络DRAM
描述
K4C89183AF是CMOS双数据速率网络的DRAM含有301989888存储器单元。 K4C89183AF的组织结构
4,194,304字×4银行X18位。 K4C89183AF采用全同步操作参考时钟边沿使所有操作
系统蒸发散是在一个时钟输入使高性能和简单的用户界面共存的同步。 K4C89183AF就可以工作
与普通DDR SDRAM相比，吃了快核心周期。
K4C89183AF适合于服务器，网络和其他应用中，大的存储器密度和低功耗是
所需。输出驱动器为网络DRAM能够在轻负载条件下的高品质的快速数据传输。
特点
参数
CL = 4
t
CK
时钟周期时间（min）
t
RC
随机读/写周期时间（分钟）
t
RAC
随机访问时间（分钟）
I
DD1S
工作电流（单一银行） （最大值）
I
DD2P
掉电电流（最大值）
CL = 5
CL = 6
K4C89183AF
F6
4.0纳秒
3.5纳秒
3.0ns
20.0纳秒
20.0纳秒
320mA
70mA
FB
4.5纳秒
3.75纳秒
3.33纳秒
22.5纳秒
22.5纳秒
300mA
65mA
F5
5.0纳秒
4.5纳秒
4.0纳秒
25纳秒
25纳秒
280mA
60mA
完全同步操作
- 双数据速率（ DDR ）
- 数据的输入/输出与DS / QS的两个边缘同步。
- 差分时钟（ CLK和CLK ）输入
- CS ， FN和所有地址输入信号进行采样，在CLK的上升沿。
- 输出数据（的DQ和QS ）被对齐到CLK和CLK的交叉点。
3.0 ns的快速最小时钟周期时间
- 时钟： 333 MHz的最高
- 数据： 666 Mbps的/针最大
四路独立的银行操作
快速周期和短延迟
单向数据选通
分布式自动刷新周期3.9us
掉电模式
变量写入长度控制
写延时= CAS延迟- 1
可编程CAS延迟和突发长度
- CAS Laatency = 4 ，5，6
- 突发长度= 4
组织： 4,194,304字× 4组×18位
电源电压V
DD
: 2.5V
±
0.125V
V
DDQ
: 1.4V
1.9V
1.8V CMOS I / O符合SSTL - 1.8 （半强度驱动程序）和HSTL
包装： 60Ball BGA ， 1.0毫米X 1.0毫米间距
注意：网络DRAM是三星电子的商标有限公司
- 4 -
REV 。 2005年0.7月
QQ：2881677436 复制
