ispGDX 80VA
TM
在系统可编程
3.3V通用数字交叉点
TM
特点
在系统可编程通用数字
CROSSPOINT家庭
- 高级架构的可编程地址
PCB互连，总线接口，并集成
跳线/开关更换
- “任意输入到输出的”路由
- 固定的高或低输出选件跳线/ DIP
模拟开关
- 节省空间的PQFP和BGA封装
- 专用的IEEE 1149.1标准的边界扫描
TEST
高性能ê
2
CMOS
技术
3.3V核心供电
- 为3.5ns输入 - 输出/ 3.5ns的时钟到输出延迟
- 250MHz的最大时钟频率
- TTL / 3.3V / 2.5V兼容输入阈值和
输出电平（独立可编程）
- 低功耗： 16.5毫安静态电流Icc
- 24毫安我
OL
驱动器与可编程转换速率
控制选项
- PCI兼容的驱动能力
- 施密特触发器输入以抑制噪声
- 电可擦除和可重复编程
- 非挥发性é
2
CMOS技术
ispGDXV 具有以下优点
- 3.3V在系统可编程利用边界扫描
测试访问端口（ TAP ）
- 改变秒互连
灵活的架构
- 组合/锁定/注册输入或输出
- 与极性控制单个I / O三态控制
- 专用时钟/时钟使能输入引脚（ 2 ）或
从我可编程时钟/时钟使能/ O引脚（ 20 ）
- 单级4 ：1的动态路径选择（ TPD =为3.5ns ）
- 可编程宽MUX级联功能
支持高达16： 1 MUX
- 可编程的上拉，总线保持锁存器和Open
排水的I / O引脚
- 输出三态电期间（ “直播插入”
友情）
设计支持，以通过莱迪思的ispGDX
开发软件
- MS Windows或NT /基于PC或Sun O / S
- 简单基于文本的设计输入
- 自动信号路由
- 项目多达100个ISP器件同时
- 模拟网表生成，便于主板级
模拟
功能框图
I / O引脚
ISP
控制
I / O引脚
I / O引脚
I / O
细胞
全球路由
池
（ GRP ）
I / O
细胞
边界
扫描
控制
I / O引脚B
描述
该ispGDXVA架构提供了一个快捷的家庭，
灵活的可编程器件，解决了各种
系统级的数字信号的路由和接口要求一
ments包括：
多端口多处理器接口
广泛的数据和地址总线复用
（如16 ： 1高速总线MUX ）
可编程控制信号路由
（如中断， DMAREQs等）
板级PCB信号路由的原型或
可编程总线接口
这些器件具有运算速度快，具有输入到输出
为3.5ns和时钟到输出延迟的信号延迟（TPD）
3.5ns.
该装置的结构包括一系列的
由全球Rout-互连可编程I / O单元
ING池（ GRP ） 。所有I / O引脚的输入直接进入GRP
或者注册或锁存，从而可以将它们路由到
所需的I / O输出。 I / O引脚输入被定义为4
集（A，B ，C，D ），其可使用的四个多路复用器输入端
版权所有2000莱迪思半导体公司。所有的品牌或产品名称均为其各自所有者的注册商标。规格和此处信息
如有更改，恕不另行通知。
莱迪思半导体股份有限公司， 5555东北摩尔的Ct 。 ，俄勒冈州希尔斯伯勒97124 ， USA
电话： （ 503 ） 268-8000 ; 1-800- LATTICE ;传真（ 503 ） 268-8037 ; http://www.latticesemi.com
2000年9月
gdx80va_02
1
特定网络阳离子
ispGDX80VA
描述（续）
在每个I / O单元中找到。每路输出都有独立，亲
可编程I / O三态控制（ OE ） ，输出锁存时钟
（CLK） ，时钟启用（ CLKEN ） ，和两个多路复用器CON-
控制（ MUX0和MUX1 ）输入。极性对这些信号
是可编程的，为每个I / O元件。该MUX0和MUX1
输入控制快4 ： 1多路复用器，允许动态选择
达给定输出4的信号源。更宽
16： 1多路复用器，可以用在MUX扩展器实现
每个I / O的功能和传播延迟增加
2.0ns 。 OE ， CLK ， CLKEN和MUX0和MUX1输入
可直接驱动的I / O引脚选择集。
可选的专用时钟输入引脚给出的最低时钟 -
到输出的延迟。 CLK和CLKEN共享同一组的
I / O引脚。 CLKEN禁用寄存器时钟时
CLKEN = 0 。
通过在系统编程，之间的连接
I / O引脚和建筑特色（锁定或注册
输入或输出，输出使能控制，等等）可以是
定义。根据其数据路径应用的重点，
在ispGDXVA设备不包含可编程逻辑
阵列。所有的输入引脚包括施密特触发缓冲器
抗干扰能力。这些连接被编程
为使用非挥发性E中的设备
2
CMOS技术。
非易失性的技术装置的装置结构
在上电时从所述除去被保存，即使
装置。
表1. ispGDXVA家庭成员
ispGDXV / VA设备
ispGDX80VA
I / O引脚
I / O - OE输入*
I / O - CLK / CLKEN输入*
I / O - MUXsel1输入*
I / O - MUXsel2输入*
专用时钟引脚**
埃彭
TOE
BSCAN接口
RESET
引脚数/包
80
20
20
20
20
2
1
1
4
1
100引脚TQFP
ispGDX160V/VA
160
40
40
40
40
4
1
1
4
1
ispGDX240VA
240
60
60
60
60
4
1
1
4
1
此外，还有无引脚对引脚布线约束
1：1或1：n的信号路由。即，
任何
I /配置O引脚
作为输入可以驱动配置为一个或多个I / O引脚
输出。
该器件的引脚还可以设置输出的能力
固定的高或低逻辑电平（跳线或DIP开关
模式）。装置输出的24毫安片和指定
12毫安源电流（在JEDEC LVTTL电平），并能
绑在一起并行更大的驱动器。对
ispGDXVA ，每个I / O引脚单独编程的
3.3V或2.5V输出电平以后描述。编程
序的输出压摆率控制，可以定义
单独为每个I / O引脚，以降低整体地
弹跳和开关噪声。
所有的I / O引脚都配备了IEEE1149.1标准
边界扫描测试电路，以提高可测试性。在
此外，在系统编程支持通过
测试访问端口通过一组特殊专用的COM的
mands 。
该ispGDXVA I / O的设计，可以承受“活
插入“系统环境。在I / O缓冲器
在上电和掉电周期禁用。当
设计为“带电插入， ”绝对最大额定值
为Vcc和我条件/ O引脚仍必须得到满足。
208引脚PQFP 388球引脚fpBGA
208球引脚fpBGA
272球BGA
*该CLK / CLK_EN ，OE在每个I / O单元MUX0和MUX1端子可以分别分配给
该I / O的25％。
**全局时钟引脚Y0，Y1， Y2和Y3被复用CLKEN0 ， CLKEN1 ， CLKEN2和
CLKEN3分别在所有设备。
2
特定网络阳离子
ispGDX80VA
架构
该ispGDXVA架构与传统的不同
PLD架构，以符合其独特的应用
对焦。的框图如下所示。该编程
梅布尔互连由一个单一的全球路由
游泳池（ GRP ） 。不同于系统可编程逻辑器件的设备中，没有亲
可编程逻辑阵列设备上。为控制信号
操作环境，时钟/时钟使能和MUX控制必须
来自于I / O引脚指定的集合。的极性
这些信号可以在每个独立编程
I / O单元。
每个I / O单元驱动一个独特的引脚。在OE控制每个
I / O引脚都是独立的，可以通过GRP通过驱动
其中一个指定的I / O引脚（ I / O - OE集） 。在I / O- OE
集包括的总的I / O引脚25％。边界扫描
测试是通过在每个I / O引脚专用寄存器支撑。
在系统编程是通过完成
标准的边界扫描协议。
各种I / O引脚设置也显示在该块
图下。在A，B ， C和D的I / O引脚进行分组
每方一组在一起。
I / O架构
每个I / O单元包含一个4 ： 1的动态MUX受控制
两条选择线，以及一个4×4纵横开关CON-
为提高路由flexiability受控软件（图
1） 。四个数据输入到MUX （称为M0，M1 ，M2，
和M3 ）来自I / O信号的GRP和/或
相邻的I / O单元。每个MUX数据输入可以访问一个
四分之一的总I / O的。例如，在一个80 - I / O的
ispGDXVA ，每个数据输入端可以连接到20中的一个I / O的
销。 MUX0和MUX1可以通过指定的驱动I / O
引脚叫MUXsel1和MUXsel2 。每个MUXSEL输入
占地总的I / O引脚的25％ （如20出80 ） 。 MUX0
和MUX1可驱动无论从MUXsel1或MUXsel2 。
图1. ispGDXVA I / O单元和GRP细节（ 80 I / O设备）
逻辑“0”逻辑“ 1 ”
80 I / O输入
I / oCell的0
I / O单元79
I / O单元1
I / O单元78
E
2
CMOS
可编程
互联
从MUX输出
两个相邻的I / O单元
N+2
I / O A组
I / O B组
I / O C组
I / O D组
N+1
4x4
交叉开关
开关
2邻
I / O单元上方
绕行方案
注册
或锁存
4选1 MUX
M0
M1
M2
M3
MUX0 MUX1
2邻
下面的I / O单元
PROG 。
PROG 。
引体向上
总线保持
LATCH
（ VCCIO ）
A
B
D
CLK
CLK_EN复位
C
R
前卫。漏极开路
2.5V / 3.3V输出
前卫。压摆率
I / O
针
Q
N-1
N-2
从MUX输出
两个相邻的I / O单元
边界
扫描单元
I / O单元n
I / O单元38
I / O单元41
I / O单元39
40 I / O单元
80输入GRP
输入垂直
产出水平
Y0-Y3
全球
时钟/
Clock_Enables
全球
RESET
I / O单元40
40 I / O单元
在ispGDX ispGDXVA架构增强功能（ 5V ）
3
特定网络阳离子
ispGDX80VA
I / O MUX操作
MUX1
0
0
1
1
MUX0
0
1
1
0
数据输入选择
M0
M1
M2
M3
让相邻的I / O单元的输出可以直接连接
而不经过全局路由池。该
的[N + i]于相邻的小区，而A， B，C之间的关系
和D投入将取决于所在的I / O单元的不同而不同
位于物理模。该I / O单元可被分组
进入“正常”和“反映” I / O单元或I / O“半 -
球“ ，这些被定义为：
设备
ispGDX80VA
ispGDX160V/VA
ispGDX240VA
正常的I / O单元
B9 - B0 ， A19 -A0 ，
D19-D10
B19 - B0 ， A39 -A0 ，
D39-D20
B29 - B0 ， A59 -A0 ，
D59-D30
反映I / O单元
B10 - B19 ， C0 - C19 ，
D0-D9
B20 - B39 ， C0 - C39 ，
D0-D19
B30 - B59 ， C0 - C59 ，
D0-D29
MUXSEL灵活的映射
x
到MUX
x
允许用户
在ispGDXVA后更改MUX选择分配
设备已被焊接到电路板上。图1示出了
在I / O单元可以接受（通过编程了合
priate保险丝）输入从四个相邻的MUX输出
I / O单元， 2以上和2所示。这使得cascad-
荷兰国际集团的多路复用器，以使更宽（高达16： 1）的MUX
实现。
在I / O元件还包括一个可编程的流通
锁存器或寄存器，它可以被放置在输入或输出
路径绕过组合输出。如图所示
在图1中，寄存器，当输入控制MUX /
锁存器选择了“ A”的路径，寄存器/锁存器中获取输入
从4： 1多路复用器和驱动器的I / O输出。当
选择了“ B”的路径，寄存器/锁存器直接驱动
由I / O输入，而其输出送至玻璃钢。该
可编程时钟极性到锁存器或寄存器
可以连接到任何I / O的I / O - CLK / CLKEN套（单
季总的I / O ），或专用时钟输入中的一个
销（Y
x
） 。可编程极性时钟使能输入
寄存器可以被编程为连接到任意的
在I / O -CLK / CLKEN输入引脚组或全局时钟
使能输入（ CLKEN
x
） 。使用专用时钟
输入使最小时钟到输出的延迟和微型
mizes延迟变化与扇出。组合输出
模式也可以通过专用的架构来实现
位和旁路MUX 。 I / O单元输出极性可
编程为高电平或低电平有效。
表2显示了相邻I之间的关系/ O
细胞以及其直接的MUX的输入关系。
注意，在MUX扩张是圆形的，并且该I / O单元
B10，例如，画上的I / O B9和B8中，以及
B11和B12 ，即使它们在不同的半 -
物理模具领域。表2示出了一些典型的
病例和所有的边界情况。所有其他细胞可以是
从表中所示的图案外推。
图2. I /阿半球形状
ispGDX80VA
I / O单元0
I / O单元79
D19
D10
D9
D0
I / O元件指数的增加在该方向
C19
MUX扩展使用相邻的I / O单元
该ispGDXVA允许相邻的I / O单元多路复用器是
级联，形成更大的输入多路复用器（最多16× 1 ）
而不会产生额外的完全TPD处罚。不过，
有对的所在地一定的依赖关系
当直接使用MUX沿相邻多路复用器
输入。
B0
B9
I / O单元39
B10
I / O单元40
B19
相邻的I / O单元
扩展输入MUXOUT [正 - 2]， MUXOUT [ n-1个]
MUXOUT [N + 1] ，并MUXOUT [ n + 2中]的保险丝可选
每个I / O单元MUX 。这些扩展输入共享
同样的路径作为标准的A ， B，C和D MUX输入，
直接和扩展输入路由
表2还说明了MUX直接输入路由
利用相邻I / O单元为当可访问
输入。取I / O元件D13作为一个例子，这也是
在网络连接gure 3所示。
4
C0
I / O元件指数的增加在该方向
A0
A19
特定网络阳离子
ispGDX80VA
图3.相邻的I / O单元与直接输入路径的
ispGDX80VA ， I / O D13
ispGDX80VA I / O单元
I / O A组
D11 MUX输出
I / O B组
D12 MUX输出
I / O C组
D14 MUX输出
I / O D组
D15 MUX输出
4x4
交叉开关
开关
S1 S0
.m0
.m1
.m2
.m3
特殊功能
压摆率控制
所有输出缓冲区包含一个可编程转换速率
控制，提供软件可选的转换率OP-
系统蒸发散。
开漏控制
D13
它可以从图3中可以看出，如果D11的相邻的I / O的
电池使用时， I / O组“A”输入不再可用
作为直接的MUX的输入。
该ispGDXVA可以实现多路复用器多达16位宽
在逻辑的单个水平，但必须小心，当
结合直接MUX相邻的I / O单元输出
输入。相邻的I / O单元的任何特定的组合
MUX输入将决定什么样的I / O组（A ， B，C或D ）可以
被路由到其余输入端。通过适当选择
相邻的I / O单元中，所有的多路复用器的输入可以是
利用。
表2.相邻的I / O单元（制图
ispGDX80VA)
数据/数据B /数据C /数据D /
MUXOUT MUXOUT MUXOUT MUXOUT
B10
B11
B12
再FL ected
I / O单元
B13
D6
D7
D8
D9
D10
D11
D12
正常
I / O单元
D13
B6
B7
B8
B9
B12
B13
B14
B15
D8
D9
D10
D11
D8
D9
D10
D11
B4
B5
B6
B7
B11
B12
B13
B14
D7
D8
D9
D10
D9
D10
D11
D12
B5
B6
B7
B8
B9
B10
B11
B12
D5
D6
D7
D8
D11
D12
D13
D14
B7
B8
B9
B10
B8
B9
B10
B11
D4
D5
D6
D7
D12
D13
D14
D15
B8
B9
B10
B11
所有输出缓冲器提供一个可编程的漏极开路
选项，它允许用户以驱动系统级重置，
中断和使能/禁止直接行不
需要一个片漏极开路或集电极开路缓冲器。
线或逻辑功能都可以在印刷进行
电路板级。
上拉电阻
所有管脚都具有一个可编程有源上拉。一个典型的
电阻值的上拉范围为50kΩ的到80kΩ 。
输出锁存器（总线保持）
所有管脚都具有一个可编程电路，弱举行
当所有驱动程序连接到以前的状态驱动
的引脚（包括引脚的输出驱动器，以及任何
连接到该引脚通过外部总线的其它设备）的
三态。
用户可编程的I / O
该ispGDX80VA具有用户可编程
的I / O支持3.3V或2.5V的输出电压电平
选项。该ispGDX80VA使用VCCIO引脚来提供
使用时的2.5V参考电压。
PCI兼容的驱动能力
该ispGDX80VA支持PCI兼容的驱动capa-
相容性对所有的I / O 。
5
QQ：2880707522 复制
