ISL6140 ， ISL6150
数据表
2004年2月
FN9039.2
初步
负电压热插拔控制器
该ISL6140是一个8针，负电压热插拔控制器
它允许电路板安全地插入和取出一
现场背板。浪涌电流限制在一个可编程
值通过控制外部的栅极电压
N沟道通路晶体管。通过晶体管处于关闭状态，如果
在输入电压小于欠压阈值，或
超过过压阈值更大。可编程
电子断路器保护系统免受短路。
有源低PWRGD信号可以被用于直接使
功率模块（具有低使能输入）
该ISL6150是相同的部分，但用活性高
PWRGD信号。
特点
低端外部NFET开关
可从-10V到-80V （ -100V绝对最大额定值）
或+ 10V至+ 80V （ + 100V绝对最大额定值）
可编程浪涌电流
可编程电子电路断路器（过流
关机）
可编程过压保护
可编程欠压闭锁
电源良好输出控制
- PWRGD高电平有效： （H版） ISL6150
- PWRGD低电平有效： （L版） ISL6140
无铅可作为一种选择
订购信息
产品型号
ISL6140CB
ISL6140CBZ
（注1 ）
ISL6140IB
ISL6140IBZ
（注1 ）
ISL6150CB
ISL6150CBZ
（注1 ）
ISL6150IB
ISL6150IBZ
（注1 ）
注意事项：
1. Intersil的无铅产品采用特殊的无铅材料制成，
模塑料/晶片的附属材料和100 ％雾锡板
终止完成，这是既锡铅和铅兼容
无铅焊接操作。 Intersil的无铅产品MSL
分类，可达到或无铅峰值回流温度
超过IPC / JEDEC J STD- 020B标准的无铅要求。
2.添加后缀“ -T ”，以型号为磁带和卷轴。
温度。
范围（° C）
0到70
0到70
-40到85
-40到85
0到70
0到70
-40到85
-40到85
包
8 Ld的SOIC
8 Ld的SOIC
（无铅）
8引脚SOIC
8引脚SOIC
（无铅）
8 Ld的SOIC
8 Ld的SOIC
（无铅）
8引脚SOIC
8引脚SOIC
（无铅）
PKG 。
DWG 。 ＃
M8.15
M8.15
M8.15
M8.15
M8.15
M8.15
M8.15
M8.15
应用
的VoIP （互联网语音协议）服务器
电信系统在-48V
负电源控制
+ 24V无线基站电源
相关文献
ISL6140 / 50EVAL1局设置，文档号AN9967
ISL6116热插拔控制器，文件编号FN4778
注意：有关详细信息，请参阅www.intersil.com/hotplug 。
典型用途
（ RL和CL是负载）
GND
R4
UV
R5
OV
R6
V
EE
SENSE
门
C1
R3
漏
C2
RL
-48V IN
R1
Q1
-48V输出
（ LOAD ）
CL
V
DD
PWRGD
GND
ISL6140
引脚
ISL6140或ISL6150 （ 8引脚SOIC ）
顶视图
PWRGD
OV
UV
V
EE
1
2
3
4
8 V
DD
7漏极
6门
5 SENSE
R2
R1 = 0.02 (1%)
R2 = 10 (5%)
R3 = 18kΩ时（5％）
R4 = 562kΩ （1％）
R5 = 9.09kΩ （1％）
R6 = 10kΩ的（1％）
C1 = 150nF （ 25V ）
C2 =为3.3nF （ 100V ）
Q1 = IRF530 （ 100V ， 17A ， 0.11Ω ）
CL = 100μF （ 100V ）
ISL6140具有主动低（L版） PWRGD输出引脚
ISL6150具有主动高（ H版） PWRGD输出引脚
1
注意：这些器件对静电放电敏感;遵循正确的IC处理程序。
1-888- INTERSIL或321-724-7143
|
Intersil公司（和设计）是Intersil Americas Inc.公司的注册商标。
版权所有 Intersil公司美洲2003版权所有
提及的所有其他商标均为其各自所有者的财产。
ISL6140 ， ISL6150
引脚说明
PWRGD （ ISL6140 ，L版）引脚1 -
这个数字输出
漏极开路下拉器件。电源良好
比较着眼于漏极引脚的电压比
VPG内部参考（ VPG是标称1.7V ） ;这
本质上测量通过所述外部上的电压降
FET和检测电阻。如果该电压降是小的（ <1.7V是
正常的） ，则PWRGD引脚拉低（至VEE ） ;这可以是
作为一个低电平有效使能外部模块。如果
电压降过大（ >1.7V表示某种短
或过载情况），则下拉器件关断，并且
该引脚变为高阻抗。通常情况下，一个外部上拉
了某种被用来拉引脚为高电平（很多砖
稳压器具有内置的上拉功能）。
PWRGD （ ISL6150 ; H版）引脚1 -
这个数字输出
漏极开路下拉器件的变型。电源
良好比较器是与上述相同的说明，但
的输出的极性是相反的，如下所示：
如果FET上的电压降过大（ >1.7V ），则
漏极开路下拉器件将开启，并沉到目前
漏极引脚。如果该电压降是小的（ <1.7V ） ，一个第二
下拉器件串联一个6.2K的电阻（标称）
吸收电流至VEE ;如果外部上拉电流是低
够（ <1毫安，例如） ，横跨上的电压降
电阻器将足够大，看起来像一个逻辑高电平信号（在
本例中， 1毫安* 6.2kΩ = 6.2V ） 。因此，该引脚可
用作活性高使能信号为一个外部模块。
请注意，对于这两个版本，虽然这是一个数字销
在功能上，逻辑高电平由外部确定
上拉器件和电源，它是
连接; IC将不会夹住它下面的VDD电压。
因此，如果外部装置不具有其自身的
夹住，或者它是否会通过高电压而损坏，那么一个
外部钳位可能是必要的。
OV （过电压）引脚2 -
该模拟输入比较
电压引脚到内部参考电压在（名义
1.223V ） 。当输入超过基准（从低到
高转换） ，这标志着一个OV （过电压）
条件和GATE引脚被立即拉低到
关闭外部FET 。由于有标称为20mV
滞后建，在GATE将保持关闭，直到OV引脚
下降到1.203V （标称）高向低的门槛。一
典型的应用程序将使用一个外部电阻分压器
VDD到VEE ，设置OV水平所需;三电阻
分频器可以同时设置OV和UV 。
UV （低电压）引脚3 -
该模拟输入比较
电压引脚到内部参考电压在（名义
1.223V ） 。当输入低于基准（高
低转换） ，这标志着一个UV（欠压）
条件和GATE引脚被立即拉低到
关闭外部FET 。由于有标称为20mV
滞后建，在GATE将保持关闭，直到UV引脚
上升超过1.243V （标称）从低到高的门槛。一
典型的应用程序将使用一个外部电阻分压器
VDD到VEE ，设置紫外线水平所需;三电阻
分频器可以同时设置OV和UV 。
如果有过电流条件下， GATE引脚被锁定
断，并在UV引脚被用于重置过电流
锁存器;该引脚必须由外部拉至低于其触发点，
并带回向上（切换），以打开门
背面上（假定故障状况已经消失） 。
VEE引脚4 -
这是最负的电源电压，如
如在-48V系统。大多数其他信号都
引用相对于该销，尽管它可以是远
远离什么被认为是一个GND参考。
SENSE引脚5 -
该模拟输入测量的电压降
通过一个外部检测电阻（在SENSE和
VEE） ，以确定所述电流超过了过电流
触发点，等于名义（为50mV / RSENSE的） 。的噪声尖峰
小于2μs的被过滤掉;如果再尖峰需
过滤后，附加的RC时间常数可以被添加到
拉伸的时间（参见图29;注意，在FET必须
能够处理大电流的附加时间）。对
禁用过电流功能，连接SENSE引脚
到VEE 。
GATE引脚6 -
该模拟输出驱动器的门
作为旁路晶体管外部FET 。 GATE引脚
高（ FET开启） ，当UV引脚为高电平（高于其触发点） ;
中的OV引脚为低（低于其跳闸点） ，并且没有过压
目前的状况（ VSENSE - VEE <50mV ） 。如果任一3
条件受到侵犯时， GATE引脚将被拉低，以
关断场效应晶体管。
栅极驱动为高电平由弱（ -45μA标称值）拉
的电流源，以便慢慢地接通FET 。它的驱动
低由一个强大的（ 32毫安标称）下拉器件中，为了
在过电流的情况下关断场效应管很快
或短路情况。
漏极引脚7 -
该模拟输入进行比较的电压
外部FET漏极到内部参考VPG
（标称1.7V ） ，为电源良好功能。
需要注意的是电源良好比较器并不关闭
GATE引脚。然而，每当门是关闭的（按
OV ， UV或SENSE ） ，电源良好比较器通常会
然后切换到电源未正常状态，因为关断场效应管
将其两端的电源电压。
VDD引脚8 -
这是最积极的电源引脚。它
的范围可以从10到+ 80V （相对于VEE） 。如果操作
下跌近10V的预期，用户应谨慎
选择一个FET与降低栅极电压匹配
在规格表中所示。
2
ISL6140 ， ISL6150
.
绝对最大额定值
电源电压（ VDD到VEE ） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3V至100V
漏， PWRGD ， PWRGD电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3V至100V
UV，OV输入电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3V至60V
某种意义上说，栅极电压。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 -0.3V至20V
ESD额定值
人体模型（每MIL -STD- 883方法3015.7 ） 。 。 .2000V
热信息
热电阻（典型，注3 ）
θ
JA
（ ° C / W）
8引脚SOIC 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。
95
最高结温（塑料封装） 。 。 。 。 。 。 。 。 150℃
最大存储温度范围。 。 。 。 。 。 。 。 。 。 。 -65 ℃150 ℃的
最大的铅温度（焊接10秒） 。 。 。 。 。 。 。 。 。 。 。 。 。 300℃
工作条件
温度范围（工业级） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 - 40 ° C至85°C
温度范围（商业） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 0 ° C至70℃
电源电压范围（典型值） 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 36V至72V
注意：如果运行条件超过上述“绝对最大额定值” ，可能对器件造成永久性损坏。这是一个应力只评级和操作
器件在这些或以上的本规范的业务部门所标明的任何其他条件不暗示。
注意事项：
3.
θ
JA
测定用安装在一个高的有效热导率测试板在自由空气中的分量。参见技术简介TB379了解详细信息。
4.典型值取决于VDD电压;见图13 ， “ VGATE VS VDD ” （ <20V ） 。
5. PWRGD是参照沥干; V
PWRGD
-V
漏
= 0V.
电气规格
VDD = + 48V ， VEE = + 0V除非另有规定。所有测试均在整个温度范围内;或
商用（0 ° C至70 ° C）或工业级（-40° C至85°C ） 。典型的规格是25 ℃。
TEST
水平
OR
笔记
产品型号
或等级
民
典型值
最大
单位
参数
直流参数
电源工作范围
电源电流
GATE引脚
GATE引脚上拉电流
GATE引脚下拉电流
外置栅极驱动器
符号
TEST
条件
V
DD
I
DD
UV = 3V ; OV = V
EE
; SENSE = V
EE
;
V
DD
= 80V
10
0.6
-
0.9
80
1.3
V
mA
I
PU
I
PD
Δ-
V
门
栅极驱动上，V
门 -
V
EE
栅极驱动器关闭;任何故障条件
(V
门 -
V
EE)
, 17V
≤
V
DD
≤
80V
(V
门 -
V
EE)
, 10V
≤
V
DD
≤
17V
4
-30
24
10
5.4
-45
32
14
6.2
-60
70
15
15
A
mA
V
V
SENSE引脚
断路器跳闸电压
SENSE引脚电流
UV引脚
UV引脚高阈值电压
UV引脚低阈值电压
UV引脚迟滞
UV引脚输入电流
OV引脚
OV引脚高阈值电压
OV引脚低阈值电压
OV引脚迟滞
OV引脚输入电流
V
OVH
V
OVL
V
OVHY
I
INOV
V
OV
= V
EE
OV低到高转变
OV高到低过渡
1.198
1.165
7
-
1.223
1.203
20
-0.05
1.247
1.232
50
-0.5
V
V
mV
A
V
UVH
V
UVL
V
UVHY
I
INUV
V
UV
= V
EE
UV低到高转变
UV高到低过渡
1.213
1.198
7
-
1.243
1.223
20
-0.05
1.272
1.247
50
-0.5
V
V
mV
A
V
CB
I
SENSE
V
CB
= (V
SENSE
- V
EE
)
V
SENSE
= 50mV的
40
-
50
0
60
-0.5
mV
A
3
ISL6140 ， ISL6150
电气规格
VDD = + 48V ， VEE = + 0V除非另有规定。所有测试均在整个温度范围内;或
商用（0 ° C至70 ° C）或工业级（-40° C至85°C ） 。典型的规格是25 ℃。
（续）
TEST
水平
OR
笔记
产品型号
或等级
民
典型值
最大
单位
参数
漏针
电源良好阈值（L到H）
电源良好阈值（H至L ）
电源正常阈值迟滞
漏输入偏置电流
ISL6140 （ PWRGD引脚： L型）
PWRGD输出低电压
符号
TEST
条件
V
PGLH
V
PGHL
V
PGHY
I
漏
V
漏
- V
EE
，从低到高
过渡
V
漏
- V
EE
高至低
过渡
1.55
1.10
0.30
1.70
1.25
0.45
35
1.87
1.42
0.60
60
V
V
V
A
V
漏
= 48V
10
V
OL
(V
漏
- V
EE)
＆ LT ; V
PG
I
OUT
= 1毫安
I
OUT
= 3毫安
I
OUT
= 5毫安
-
-
-
-
0.28
0.88
1.45
0.05
0.50
1.20
1.95
10
V
V
A
输出漏
ISL6150 （ PWRGD引脚： H版）
PWRGD输出低电压（ PWRGD漏）
PWRGD输出阻抗
AC时序
OV高到低栅
OV低到高栅
UV低到低栅
UV高到门高
SENSE高至低栅
ISL6140 （ L型）
DRAIN低到PWRGD低
漏高电平到PWRGD高
ISL6150 （ H版）
漏极低（ PWRGD漏）高
漏极到高（ PWRGD漏）低
I
OH
V
漏
= 48V, V
PWRGD
= 80V
V
OL
R
OUT
V
漏
= 5V ，我
OUT
= 1毫安
(V
漏
- V
EE)
＆ LT ; V
PG
-
3.5
0.80
6.2
1.0
9.0
V
k
tPHLOV
tPLHOV
tPHLUV
tPLHUV
（图1，图3A）
（图1，图3A）
（图1，图3B）的
（图1，图3B）的
0.6
1.0
0.6
1.0
2
1.6
7.8
1.3
8.4
3
3.0
12.0
3.0
12.0
4
s
s
s
s
s
tPHLSENSE
（图1，图2）
tPHLPG
tPLHPG
（图1，图4A）
（图1，图4A）
0.1
0.1
0.9
0.7
2.0
2.0
s
s
tPHLPG
tPLHPG
（图1，图4B）
（图1，图4B）
5
5
0.1
0.1
0.9
0.8
2.0
2.0
s
s
4
ISL6140 ， ISL6150
测试电路和时序图
R = 5K
5V
+
-
PWRGD
V
OV
OV
UV
V
EE
V
UV
1
2
3
4
ISL6140
ISL6150
8
7
6
5
V
DD
漏
门
SENSE
V
SENSE
门
t
PHLSENSE
1V
48V
V
漏
SENSE
50mV
图1.典型的测试电路
图2.意义门时序
2V
OV
0V
13V
门
0V
t
PHLOV
1V
t
PLHOV
1V
1.223V
1.203V
2V
UV
0V
13V
门
0V
1.223V
1.243V
t
PHLUV
1V
t
PLHUV
1V
图3A 。 OV栅极时序
图3B 。紫外到门时序
图3. OV和UV栅极时序
漏
1.8V
t
PLHPG
1.4V
t
PHLPG
漏
1.8V
t
PLHPG
1.4V
t
PHLPG
1.0V
PWRGD
PWRGD
1.0V
1.0V
1.0V
图4A 。砂井PWRGD时序（ ISL6140 ）
图4B 。砂井PWRGD时序（ ISL6150 ）
图4.砂井PWRGD / PWRGD时序
5
QQ：2880707522 复制
