【ISL5314数据表2010年1月19日FN4901.3直接数字频率合成器14位ISL5314提供了】,IC型号ISL5314,ISL5314 PDF资料,ISL5314经销商,ic,电子元器件-51电子网

ISL5314

数据表

2010年1月19日

FN4901.3

直接数字频率合成器

14位ISL5314提供了一个完整的直接数字

合成器（DDS ）系统中的单个48 Ld的LQFP封装。

一个48位可编程载波NCO （数控

振荡器）和一个高速14位DAC （数字 - 模拟

转换器）被集成到一个单独的DDS 。

在DDS接受48位中央和偏移频率控制

通过并行处理器的接口信息。一个40位

频率调谐字，也可以通过一个异步加载

串行接口。调制控制是由3个外部提供

销。在PH0和PH1的引脚选择为0° ，90°的相位偏移，

180 °和270° ，而ENOFR销允许或归零的

偏移频率字到相位累加器。

并行处理器接口有一个8位只写数据

输入C（ 7 ： 0 ）， 4位地址A（ 3 ： 0 ）总线，写选

（WR），和一写使能（WE）。该处理器可以更新

同时所有寄存器加载了一组高手

寄存器，然后所有的主寄存器传送到从

通过触发UPDATE引脚寄存器。

特点

125MSPS输出与5V数字电源采样率

100MSPS输出与3.3V数字电源采样率

14位数字到模拟（ DAC），具有内部参考

并行控制接口快速调谐（ 50MSPS控制

寄存器写入速率）和串行控制接口

48位可编程变频调速

偏移频率寄存器使能引脚用于快速FSK

小48 Ld的LQFP封装

无铅（符合RoHS ）

应用

可编程的本地振荡器

FSK，PSK调制

直接数字合成

时钟产生

订购信息

部分

数

ISL5314INZ

ISL5314EVAL2

部分

记号

ISL5314新西兰移民局

温度。

范围（° C）

-40至+85

包

（无铅）

PKG 。

DWG 。＃

引脚

48 Ld的LQFP Q48.7x7A

评估板

ISL5314

（ 48 Ld的LQFP ）

顶视图

DVDD

DGND

48 47 46 45 44 43 42 41 40 39 38 37

ISL5314

13 14 15 16 17 18 19 20 21 22 23 24

注意事项：

1.这些Intersil无铅产品采用塑料包装特殊的无铅

材料组，模塑料/晶片的附属材料和100 ％雾锡

板加退火（ E3终止完成，这是符合RoHS标准，

既锡铅和无铅焊接操作）相兼容。 Intersil无铅

产品分类MSL在达到或无铅峰值回流温度

超过IPC / JEDEC J STD- 020对无铅要求。

2.潮湿敏感度等级（MSL ），请参阅设备信息页

ISL5314.

有关MSL更多信息，请参阅techbrief

TB363.

框图

C(7:0)

A(3:0)

更新

串行调制

控制

SDATA

SSYNC

SCLK

相

ACCUM 。

COMPOUT

主

SLAVE

IN-

IN +

COMP1

COMP2

ENOFR

DGND

CLK

DVDD

RESET

更新

COMPOUT

REFLO

REFIO

PH0

PH1

SSYNC

DVDD

SCLK

DGND

SDATA

DVDD

DGND

∑

正弦

WAVE

只读存储器

14位

DAC

INT

REF

IOUTA

IOUTB

REFIO

REFLO

ENOFR

PH值（1 ：0）

RESET

CLK

注意：这些器件对静电放电敏感;遵循正确的IC处理程序。

1-888- INTERSIL或1-888-468-3774

Intersil公司（和设计）是Intersil Americas Inc.公司的注册商标。

提及的所有其他商标均为其各自所有者的财产。

FSADJ

COMP1

AGND

IOUTB

IOUTA

COMP2

AVDD

AGND

IN +

IN-

AGND

ISL5314

引脚说明

PIN号

44-48, 1-3

35-38

33, 34

引脚名称

C(7:0)

A(3:0)

CLK

RESET

SCLK

SDATA

SSYNC

更新

PH值（1 ：0）

TYPE

输入

时钟

输入

引脚说明

8位处理器输入数据总线。 C7是MSB。数据被写入到选定的控制寄存器

A（ 3 ： 0 ）在WR的上升沿，当我们处于活动状态。

写时钟为处理器接口。并行数据移入芯片上的上升沿

WR 。

写使能。低电平有效。写入数据时，芯片就必须是活动的。

处理器接口地址总线。这些引脚选择目标寄存器的数据在C （ 7 ： 0 ）

总线。 A3是MSB。

NCO和DAC时钟。相位累加器和DAC输出更新在此上升沿

时钟。 CLK可以是异步的，以在WR时钟。

复位。低电平有效。复位控制寄存器设置为默认状态（见寄存器描述表）

和置零在相位累加器的反馈。更新必须为低发生复位。

串行时钟。极性是可编程的。参见控制字12可以是异步的，以CLK 。否则

使用，连接到DGND 。

串行数据。参见控制字12.如果不使用，连接到DGND 。

串行同步。参见控制字12.如果不使用，连接到DGND 。

低电平有效。仅更新活动的控制寄存器。其对ENOFR或PH值没有影响（ 1 ：0）

销。该引脚提供了一种用于由字节更新整个频率字一次，而不是字节。

相位偏移位。输出的相位偏移。如果不使用，这些引脚应接地。

00 - 0 °参考

01 - 90 °相移

10 - 180 °相移

11 - 270 °相移

使偏移频率。高电平有效。当高时，所述偏移频率的总线使能到相

累加器。当为低电平时，偏移频率总线归零。该引脚不影响内容

的偏移频率的寄存器。如果不使用，该引脚应接地。

比较器的输出。

连接到模拟地，使DAC的内部参考电压为1.2V或连接到AV

禁止内部参考。

参考电压输入的DAC ，如果禁用内部基准。推荐使用的

0.1μF帽从REFIO引脚接地时的直流参考电压。

满量程电流调节的DAC 。使用一个接地电阻（R

SET

）来调整满标

输出电流。满量程输出电流= 32× V

FSADJ

SET

其中V

FSADJ

等于

参考电压。

降噪的DAC 。连接一个0.1μF帽AV

平面。

降噪的DAC 。连接一个0.1μF帽AGND平面。

产量

动力

GND

动力

GND

输入

DAC电流输出。

DAC的互补电流输出。

模拟电源电压。

模拟地。

数字供电电压。

数字地。

比较器的输入。断电的比较器，这两个引脚连接到模拟

电源。这将节省的电流 4毫安。

无连接。

ENOFR

输入

COMPOUT

REFLO

REFIO

FSADJ

产量

输入

15, 16, 21, 24

7, 26, 31, 43

5, 25, 28, 29, 41

22, 23

COMP1

COMP2

IOUTA

IOUTB

AVDD

AGND

DVDD

DGND

IN + ， IN-

FN4901.3

2010年1月19日

ISL5314

典型应用电路（并行控制模式，正弦波代）

SDATA ， SSYNC ， SCLK （并联控制方式，

串行控制也可用于如果需要的话）。

写时钟（ WR ）

写使能

A3 ： A0 BUS

μPROCESSOR /

FPGA / CPLD

8 C7 ： C0 BUS

时钟

来源

CLK

P-P

0.1F

ENOFR

DGND

CLK

DVDD

RESET

更新

COMPOUT

REFLO

REFIO

0.1F

48 47 46 45 44 43 42 41 40 39 38 37

ISL5314

13 14 15 16 17 18 19 20 21 22 23 24

DVDD

DGND

PH0

PH1

SSYNC

DVDD

SCLK

DGND

SDATA

DVDD

DGND

P-P

0.1F

P-P

0.1F

FSADJ

COMP1

AGND

IOUTB

IOUTA

COMP2

AVDD

AGND

IN +

IN-

AGND

0.1F

SET

2kΩ

0.1F

P-P

0.1F

P-P

50Ω 50Ω

（ IOUTA ）模拟输出

铁素体

珠子

P-P

（数字电源平面）

10F

+ 5V POWER SOURCE

铁素体

珠子

10F

10H

0.1F

DGND

P-P

（模拟电源平面）

0.1F

AGND

FN4901.3

2010年1月19日

ISL5314

功能说明

该ISL5314是其NCO具有集成14位DAC

设计成超过125MSPS的运行。的NCO是一个16位的

输出的设计，这是舍入为14位输入到

DAC 。频率控制是一个48位的中心之

频率字， 48位偏移频率字，和一个40位

串行加载调谐字。三种组分加入

模数48位与表1的每一个中所示的对准

三个术语可以独立地进行调零（通过

微处理器接口为中心，以串行频率

寄存器，并通过ENOFR引脚偏移频率项）。

四个地址引脚（ A3： A0），一个写选通（WR），并写

使能（ WE）。该接口是一个主/从式。该

处理器接口加载了一组主寄存器。该

主组寄存器的内容，然后转移到一个

从通过产生一个销（ UPDATE）设置寄存器。这

允许所有的频率控制的位被更新

同时。

该用户写速率（WR）对这些寄存器不

必须以相同的速率作为DDS的时钟速率（的速率

NCO和DAC ;引脚CLK ）。据预计，大多数应用

将有一个较慢的寄存器写入速率比DDS的时钟速率。它

需要一个WR周期的写入速率为每个寄存器是

写另有11 CLK周期的DDS率来写

并得到一个新的输出，假设在UPDATE销是

总是处于活动状态。如果UPDATE引脚处于非活动状态，直到后的新

字被写入时，它需要14 CLK的周期，而不是

11 。对于需要输出与被更新的情况下

所有新的频率信息存在的，这是必要的

直到所有的新频率的更新是不活跃

字已被写入到设备。见时序图

了解更多信息。并行寄存器可以被写入以

率的CLK / 2 ，以使得更新的控制字可以

流水线。如果应用程序不需要所有的寄存器是

写，则输出频率是可以改变的多

快。例如，如果只有32位的频率信息是

根据需要和期望的输出被更新一次全部，

那么就需要四个WR周期，当时的说法低

UPDATE针，加上另外14 CLK周期的DDS率

写和更新一个新的频率。

定时是相同的，是否写入到中心或偏移

频率寄存器。为了更快的频率更新，考虑

ENOFR （启用偏移频率寄存器）选项。一旦

值已经被写入到所述中心和偏移频率

寄存器中，用户可以启用和禁用的偏移

频率寄存器，它被添加到中心频率

当启用时的价值。该ENOFR引脚有一个延迟

14 CLK周期，但由于简化的界面

即，必须切换只引脚是ENOFR销。请参阅“ FSK

调制“第6页的详细说明。

频率发生器

该部分的输出频率是由确定的

三个寄存器求和如公式1所示：

OUT

= f

CLK

X（（ CF为+ SF + ）， MOD（ 2

))/ (2

)

（当量1）

其中CF是中心频率寄存器，作者是偏移

频率寄存器， SF是串行频率寄存器和

CLK

是DDS的时钟速率。

用125MSPS时钟速率，中心频率可以是

编程为公式2 ：

(125 x 10

)/(2

) = 0.4

Hz分辨率

（当量2）

加的频率控制字可以解释

作为2的补码，如果方便的。例如，如果中心

频率被设置为4000 ... 00h且偏移频率设置为

C000..00h ，编程的中心频率将是f

CLK

和编程的偏移频率-f

CLK

/ 4 。该款项会

是10000..00h ，但因为只有较低的48位被保留，

有效的频率将是0。在现实中，上述频率

所有低于f 8000 ... 00H别名

CLK

/ 2（该部分的输出是真实的），所以

最高位只提供一个方便二的

补充计算。

的NCO的频率控制在每相的变化

时钟周期或DΦ / DT 。这是由相集成

蓄能器，以获得频率。最显著24位

的相位将被映射到振幅的16位中的正弦

查表功能。 DΦ / DT的范围是0-1 1

等于360°或每时钟周期（2×圆周率）。相

累加器输出也是0-1 ，其中1表示360°。该

操作模48位，因为最高位（ 47位）

对齐所述正弦ROM的最显著地址位

和ROM包含一个正弦波的一个周期。 MSB是

加权的，在180℃ 。满量程为360°减去一个LSB和

相然后翻转到0°的正弦波的一个周期。

在DDS的时钟可以与任何一个正弦波或方

波。请参阅数字输入V

和V

中的值

电气连接特定的阳离子表。

串行接口

提供用于加载调谐频率的串行接口。

这个接口可以异步的主时钟

的一部分。当调谐字已经移入的部分，它是

装入一个保持寄存器的串行接口的时钟，

SCLK 。这个装载触发一个同步电路传输

将数据从一个注册的同步与主时钟。

最少11串行时钟（至少串行字长

八个）是必要的，完成转移到从属

DDS的输出反映了新的频率，如图

公式3 。

串行加载等待时间= （（ 8× N + 3 ）× SCLK ） + 12 XF

CLK

（当量3）

并行接口

处理器接口是唯一的一个8位并行的写

界面。该接口由8个数据位（ C7 ： C0 ）

FN4901.3

2010年1月19日

ISL5314

表1.频率控制位路线

48位

（各个位对齐）

相位累加器

中心频率

偏移频率

串行频率， 8位

序列的频率， 16位

串行频率， 24位

串行频率， 32位

串行频率， 40位

4444 4444

7654 3210

xxxx xxxx

3333 3333

9876 5432

xxxx xxxx

0000 0000

xxxx xxxx

3322 2222

1098 7654

xxxx xxxx

0000 0000

xxxx xxxx

2222 1111

3210 9876

xxxx xxxx

0000 0000

xxxx xxxx

1111 1100

5432 1098

xxxx xxxx

0000 0000

xxxx xxxx

0000 0000

7654 3210

xxxx xxxx

0000 0000

其中，N = 1-5 （用于8-40位串行数据）和f

CLK

是DDS

时钟速率。三个额外的SCLK周期是必须的（一个用于同步

脉冲外加两个额外的寄存器传输）。在潜伏期

秒取决于有多少串行数据位被

写入和两个时钟的速度。该中心和偏移

频率寄存器不能使用串行标签写入。

它们必须使用并行接口进行编程。

为了使用三线串行接口中的一种模式，是

不是默认模式，并行控制总线，必须使用

重新编程寄存器12，寄存器12可根据设置

串行接口的那些在所描述的所希望的选项

寄存器描述表。因为串行寄存器的默认值

使能时，它必须在寄存器13中（第6位）被禁用，如果它不被使用。

频率寄存器复位至f

CLK

/ 4 。偏移频率

寄存器复位到一个未知的频率，但被禁用。该

串行频率寄存器复位到一个未知频率

和使能。如果不使用串行寄存器，禁用它在

使用并行接口寄存器13 。

比较

比较器是为方波输出的产生。

用户可以利用DDS的模拟输出，滤波器，然后

这回比较器发送。方波会

在比较器输出端（ COMPOUT针）以产生

振幅电平是依赖于数字电源

（ DV

）。比较器的设计速度来操作

媲美的DDS输出的频率范围（大约

为0MHz至50MHz ）。它不用于低抖动的应用

（ <0.5ns ）。比较器具有由激活休眠模式

两个输入端（IN-和IN +）连接到模拟电源

供应面。目前这将节省约4毫安（如

在“典型应用电路（并行控制模式显示，

正弦波代） “第3页上如果比较不

使用，离开COMPOUT引脚悬空。

注册14

并行控制总线，必须使用编程寄存器14

有RESET的断言后0x00h或0x30h 。请参见“控制

寄存器的说明“第16页了解更多信息。

控制引脚

有规定的相位和频率的三个控制销

控制权。在PH0和PH1的引脚选择为0° ，90°的相位偏移，

180 °和270 °，可用于低速，未过滤的BPSK

或QPSK调制。这些引脚也可以用于提供

使用两个ISL5314s在一起作为正交时的正弦/余弦

本地振荡器。该ENOFR引脚使能或零点偏移

频率字到相位累加器和可用于

FSK和MSK调制。这些控制引脚和UPDATE

销，通过特殊的细胞以最小化的概率通过

亚稳态。写任何东西来注册15行为就像一个

更新，使得用户可以根据需要保存一个控制引脚。

DAC电压参考

对DAC的内部参考电压的标称

的+ 1.2V与在整个一个±为60ppm /°C的漂移系数的值

温度范围内的转换器。所以建议

一个0.1μF的电容放置在尽可能靠近的

REFIO销，连接到模拟地。该REFLO

销（11）的选择基准。内部基准电压可以是

如果选择引脚11接低电平（接地）。如果外部

参考期望，那么11引脚应接高电平（

模拟电源电压）和外部参考驱入

REFIO ， 12引脚的转换器的满量程输出电流

是所使用的参考电压的一个函数和的值

SET

. I

OUT

应该是2mA至20mA范围内，

虽然操作2mA以下是可能的，与性能

退化。

如果内部参考使用，V

FSADJ

将等于

大约1.2V （引脚13 ）。如果一个外部参考的情况下，

FSADJ

将等于外部参考，如图

公式4 。

RESET

RESET引脚可用它来重置所有寄存器进入

默认值。注册14

必须

总是被写入0x00h或

复位后0x30h 。为了复位器件，用户必须

采取RESET引脚为低电平，使至少一个CLK上升沿，

然后再采取RESET引脚为高电平。从潜伏期

RESET引脚变为高电平，直到输出反映了复位

11 CLK周期。请参见“控制寄存器的说明”上

第16页中的所有寄存器的所有位的缺省状态。后

RESET变高，一个CLK的上升沿之前，需要

控制寄存器可以再次写入。该中心

FN4901.3

2010年1月19日

ISL5314

数据表

2001年9月

网络文件编号

4901.1

直接数字频率合成器

14位ISL5314提供

完成直接数字频率合成器

（ DDS）的系统中的单个48针

LQFP封装。一个48位可编程载波NCO

（数字控制振荡器）和一个高速14位

DAC（数字模拟转换器）集成到一台

独DDS 。

在DDS接受48位中央和偏移频率控制

通过并行处理器的接口信息。一个40位

频率调谐字，也可以通过一个异步加载

串行接口。调制控制是由3个外部提供

销。 0 PH0和PH1引脚选择相位偏移， 90 ，

180和270度，而ENOFR销使能或

归零偏移频率字到相位累加器。

并行处理器接口有一个8位只写数据

输入C（ 7 ： 0 ）， 4位地址A（ 3 ： 0 ）总线，写选

（WR），和一写使能（WE）。该处理器可以更新

同时所有寄存器加载了一组高手

寄存器，然后所有的主寄存器传送到从

通过触发UPDATE引脚寄存器。

特点

125MSPS输出与5V数字电源采样率

100MSPS输出与3.3V数字电源采样率

14位数字到模拟（ DAC），具有内部参考

并行控制接口快速调谐（ 50MSPS控制

寄存器写入速率）和串行控制接口

48位可编程变频调速

偏移频率寄存器使能引脚用于快速FSK

小型48引脚LQFP封装

应用

可编程的本地振荡器

FSK，PSK调制

直接数字合成

时钟产生

引脚

采用48引脚LQFP （ Q48.7X7A ）

顶视图

DVDD

DGND

48 47 46 45 44 43 42 41 40 39 38 37

ISL5314

13 14 15 16 17 18 19 20 21 22 23 24

订购信息

部分

数

ISL5314IN

ISL5314EVAL2

TEMP 。 RANGE

(

-40到85

包

48 LQFP

PKG 。号

Q48.7X7A

ENOFR

DGND

CLK

DVDD

RESET

更新

COMPOUT

REFLO

REFIO

评估板

框图

C(7:0)

A(3:0)

更新

串行调制

控制

SDATA

SSYNC

SCLK

COMPOUT

主

相

ACCUM 。

IN-

IN +

COMP1

COMP2

IOUTA

IOUTB

REFIO

REFLO

PH0

PH1

SSYNC

DVDD

SCLK

DGND

SDATA

DVDD

DGND

ENOFR

PH值（1 ：0）

INT

REF

RESET

CLK

注意：这些器件对静电放电敏感;遵循正确的IC处理程序。

1-888- INTERSIL或321-724-7143

Intersil的设计是Intersil Corporation的注册商标。

CommLink 是Intersil公司的商标。

FSADJ

COMP1

AGND

IOUTB

IOUTA

COMP2

AVDD

AGND

IN +

IN-

AGND

正弦

WAVE

只读存储器

∑

14位

DAC

SLAVE

ISL5314

典型应用电路（并行控制模式，正弦波代）

SDATA ， SSYNC ， SCLK （并联控制方式，

串行控制也可用于如果需要的话）。

写时钟（ WR ）

写使能

处理器/

FPGA / CPLD

A3 ： A0 BUS

8 C7 ： C0 BUS

时钟

来源

CLK

0.1F

ENOFR

DGND

CLK

DVDD

RESET

更新

COMPOUT

REFLO

REFIO

0.1F

48 47 46 45 44 43 42 41 40 39 38 37

ISL5314

13 14 15 16 17 18 19 20 21 22 23 24

DVDD

DGND

PH0

PH1

SSYNC

DVDD

SCLK

DGND

SDATA

DVDD

DGND

0.1F

FSADJ

COMP1

AGND

IOUTB

IOUTA

COMP2

AVDD

AGND

IN +

IN-

AGND

0.1F

SET

0.1F

50 50

（ IOUTA ）模拟输出

铁素体

珠子

+ 5V POWER SOURCE

10F

（数字电源平面）

10H

铁素体

珠子

10F

10H

0.1F

DGND

（模拟电源平面）

0.1F

AGND

ISL5314

功能说明

该ISL5314是其NCO具有集成14位DAC

设计成超过125MSPS的运行。的NCO是一个16位的

输出的设计，这是舍入为14位输入到

DAC 。频率控制是一个48位的中心之

频率字， 48位偏移频率字，和一个40位

串行加载调谐字。三种组分加入

模数48位与表1的每一个中所示的对准

三个术语可以独立地进行调零（通过

微处理器接口为中心，以串行频率

寄存器，并通过ENOFR引脚偏移频率项）。

四个地址引脚（ A3： A0），一个写选通（WR），并写

使能（ WE）。该接口是一个主/从式。该

处理器接口加载了一组主寄存器。该

寄存器的主组的内容，然后转移到

一个奴隶通过产生一个销（ UPDATE）设置寄存器。这

允许所有的频率控制的位被更新

同时。

该用户写速率（WR）对这些寄存器不

必须以相同的速率作为DDS的时钟速率（的速率

NCO和DAC ;引脚CLK ）。据预计，大多数应用

将有一个较慢的寄存器写入速率比DDS的时钟速率。它

需要一个WR周期的写入速率为每个寄存器是

写另有11 CLK周期的DDS率来写

并得到一个新的输出，假设在UPDATE销是

总是处于活动状态。如果UPDATE引脚处于非活动状态，直到后

新字被写入时，它需要14 CLK的周期，而

比11 。对于要求输出的情况下进行更新

与所有的新的频率信息存在的，它是

必要的更新直到所有新的处于非活动状态

频率字被写入到设备。见时机

图获取更多信息。并行寄存器可以是

写在CLK / 2的速率，使得更新的控制字可以

上流水线。如果应用程序不要求所有的寄存器

为写入，则输出频率可以更改

快。例如，如果只有32位的频率信息

需要和期望的输出可以在更新了所有

一次，那么它需要四个WR周期，当时的说法低

UPDATE针，加上另外14 CLK周期的DDS率

写和更新一个新的频率。

定时是相同的，是否写入到中心或偏移

频率寄存器。为了更快的频率更新，考虑

ENOFR （启用偏移频率寄存器）选项。一旦

值已经被写入到所述中心和偏移频率

寄存器中，用户可以启用和禁用的偏移

频率寄存器，它被添加到中心频率

当启用时的价值。该ENOFR引脚有一个延迟

14 CLK周期，但由于简化的界面

即，必须切换只引脚是ENOFR销。看到FSK

解释，以获取更多信息。

频率发生器

该部分的输出频率是由确定的

总和3个寄存器：

OUT

= f

CLK

X（（ CF为+ SF + ）， MOD（ 2

))/ (2

其中CF是中心频率寄存器，作者是偏移

频率寄存器， SF是串行频率寄存器和

CLK

是DDS的时钟速率。

用125MSPS时钟速率，中心频率可以是

编程

(125 x 10

)/(2

) = 0.4

Hz的分辨率。

加的频率控制字可以解释

作为2的补码，如果方便的。例如，如果中心

频率被设置为4000 ... 00h且偏移频率设置为

C000..00h ，编程的中心频率将是f

CLK

和编程的偏移频率-f

CLK

/ 4 。该款项会

是10000..00h ，但因为只有较低的48位被保留，

有效的频率将是0。在现实中，上述频率

所有低于f 8000 ... 00H别名

CLK

/ 2（该部分的输出是真实的），所以

最高位只提供一个方便二的

补充计算。

的NCO的频率控制在每相的变化

时钟周期或DΦ / DT 。这是由相集成

蓄能器，以获得频率。最显著24位

的相位将被映射到振幅的16位中的正弦

查表功能。 DΦ / DT的范围是0-1 1

相当于每时钟周期360度或（2×圆周率）。相

累加器输出也是0-1 ，其中1表示360度。

该操作是模48比特，因为最高有效位（位47）的

对齐所述正弦ROM的最显著地址位

和ROM包含一个正弦波的一个周期。 MSB是

权重为180度。满量程为360度减

1 LSB和相位，然后翻转到0度的

正弦波的一个周期。

在DDS的时钟可以与任何一个正弦波或方

波。请参阅数字输入V

和V

中的值

电气连接特定的阳离子表。

串行接口

提供用于加载调谐频率的串行接口。

这个接口可以异步的主时钟

的一部分。当调谐字已经移入的部分，它是

装入一个保持寄存器的串行接口的时钟，

SCLK 。这个装载触发一个同步电路传输

将数据从一个注册的同步与主时钟。

最少11串行时钟（至少串行字长

八个）是必要的，完成转移到从属

DDS的输出反映了新的频率。

串行加载等待时间= （（ 8× N + 3 ）× SCLK ） + 12 XF

CLK

并行接口

处理器接口是唯一的一个8位并行的写

界面。该接口由8个数据位（ C7 ： C0 ）

ISL5314

表1.频率控制位路线

48位

（各个位对齐）

相位累加器

中心频率

偏移频率

串行频率， 8位

序列的频率， 16位

串行频率， 24位

串行频率， 32位

串行频率， 40位

4444 4444

7654 3210

xxxx xxxx

3333 3333

9876 5432

xxxx xxxx

0000 0000

xxxx xxxx

3322 2222

1098 7654

xxxx xxxx

0000 0000

xxxx xxxx

2222 1111

3210 9876

xxxx xxxx

0000 0000

xxxx xxxx

1111 1100

5432 1098

xxxx xxxx

0000 0000

xxxx xxxx

0000 0000

7654 3210

xxxx xxxx

0000 0000

其中，N = 1-5 （用于8-40位串行数据）和f

CLK

是DDS

时钟速率。三个额外的SCLK周期是必须的（一个用于同步

脉冲外加两个额外的寄存器传输）。在潜伏期

秒取决于有多少串行数据位被

写入和两个时钟的速度。该中心和偏移

频率寄存器不能使用串行标签写入。

它们必须使用并行接口进行编程。

以使用3线串行接口中的一种模式，是

不是默认模式，并行控制总线，必须使用

重新编程寄存器12，寄存器12可根据设置

串行接口的那些在所描述的所希望的选项

寄存器描述表。因为串行寄存器的默认值

使能时，它必须在寄存器13中（第6位）被禁用，如果它不被使用。

在所有的寄存器。复位后变为高电平， 1升的边缘

是必需的信号CLK的控制寄存器可以被写入之前

再次。中心频率寄存器复位至f

CLK

/ 4 。该

偏移频率寄存器复位到一个未知的频率，但是

被禁用。串行频率寄存器复位到

未知频率和已启用。如果串行寄存器是

不使用时，使用并行接口寄存器13禁用它。

比较

比较器是为方波输出的产生。

用户可以利用DDS的模拟输出，滤波器，然后

这回比较器发送。方波会

在比较器输出端（ COMPOUT针）以产生

振幅电平是依赖于数字电源

（ DV

）。比较器的设计速度来操作

媲美的DDS输出的频率范围（大约

0-50MHz ）。它不用于低抖动的应用（ <0.5ns ）。

比较器具有由激活休眠模式

两个输入端（IN-和IN +）连接到模拟电源

供应面。目前这将节省约4毫安（如

在典型应用电路如图）。如果比较器

不使用时，离开COMPOUT引脚悬空。

注册14

并行控制总线，必须使用编程寄存器14

有RESET的断言后0x00h或0x30h 。请参阅控制

注册在数据表背面的详细信息表。

控制引脚

有规定的相位和频率的三个控制销

控制权。 0 PH0和PH1引脚选择相位偏移， 90 ，

180和270度，并且可以被用于低速，

未过滤的BPSK或QPSK调制。这些引脚也可

使用两个ISL5314s时用于提供正弦/余弦

一起为正交本振。该ENOFR销

启用或零的偏移频率字相

蓄能器和可用于FSK或MSK调制。

这些控制引脚和UPDATE引脚被传递

特殊小区，以尽量减少亚稳态的概率。写作

任何注册15行为就像一个UPDATE ，这样的

如果需要，用户可以保存一个控制引脚。

DAC电压参考

对DAC的内部参考电压的标称

为+ 1.2V ，其值

±60ppm/

漂COEF网络cient在

整个温度范围内的转换器。建议

一个0.1μF的电容放置在尽可能靠近的

REFIO销，连接到模拟地。该REFLO销

（11）选择基准。内部基准电压可以是

如果选择引脚11接低电平（接地）。如果外部

参考期望，那么11引脚应接高电平（

模拟电源电压）和外部参考驱入

REFIO ， 12引脚的转换器的满量程输出电流

是所使用的参考电压的一个函数和的值

SET

. I

OUT

应该是2毫安- 20毫安范围内时，虽然

2mA以下操作是可能的，与性能

退化。

如果内部参考使用，V

FSADJ

将等于

大约1.2V （引脚13 ）。如果一个外部参考的情况下，

FSADJ

将等于外部参考。

RESET

RESET引脚可用它来重置所有寄存器进入

默认值。注册14

必须

总是被写入0x00h或

复位后0x30h 。为了重置部分，用户

一定要把RESET引脚为低电平，使至少一个CLK上升沿

边，然后再采取RESET引脚为高电平。潜伏期

从RESET引脚变为高电平，直到输出反映

复位11 CLK周期。见寄存器描述表

在数据表背面的所有位的默认状态

ISL5314

OUT

（满量程） = （V

FSADJ

集）

X 32.

应用注意事项

地平面

单独的数字地和模拟地应该被使用。所有

的设备和它们相应的数字功能

元件应位于所述数字接地平面

和端接于所述数字接地平面。这同样适用于

模拟元件和模拟地平面。引脚11

至24模拟引脚，而所有其它的数字。

模拟输出

IOUTA和IOUTB是互补的电流输出。他们

通过一个14位DAC ，其能够在运行中产生

全125MSPS速率。 DDS的时钟也时钟的DAC 。该

两个输出电流的总和始终为满刻度

输出电流的数值减去1LSB 。如果单端的使用需要，

负载电阻器可用于将输出电流转换为

电压。建议在未使用的输出也同样

终止。在输出端产生的电压不得

违反-1.0V至+ 1.25V的输出电压合格范围内。

负载

（阻抗加载每个电流输出）应

选择，以使所希望的输出电压中产生

与输出满量程电流相结合。如果已知直线

阻抗被驱动，则输出负载电阻应

被选择为匹配该阻抗。输出电压

方程是：

OUT

= I

OUT

个R

负载

这些输出可以在一个差分到单端的使用

安排。这通常以达到更好的高次谐波

排斥反应。因为在IOUTA与IOUTB ，一个错配的

变压器不能改善谐波抑制。不过，

它可以提供电压增益而不会增加畸变。的SFDR

1 ：本数据表测量了1进行

变压器上的DDS的输出（参见图1）。与

中心抽头接地，引脚17的输出摆幅和18将是

偏置在零伏。在图1所示的装载将导致

在为500mV

P-P

信号在变压器如果完整的输出

的DAC满量程输出电流设定为20mA电流。

是阻抗

LOADING每个输出

PIN码17

18 PIN

ISL5314

IOUTB

100

IOUTA

50Ω代表

频谱分析仪

OUT

= （ 2 ×1

OUT

个R

降噪

为了尽量减少电源噪声， 0.1μF电容应

放置在尽可能靠近电源引脚， AV

和DV

。此外，该布局应使用被设计

单独的数字地和模拟地和这些

电容应终止向数字地面

并用于AV模拟地

。另外

建议板上的电源滤波。

电源

在DDS将提供最佳的SFDR （无杂散动态

范围内）使用+ 5V模拟和+ 5V数字电源的时候

供应量。模拟电源必须始终+ 5V （ ± 10％）。该

数字电源可以是+ 3.3V （ ±10％），在+ 5V （ ± 10％）的

供给，或者两者之间的任何东西。在DDS的额定

采用+ 5V数字电源和100MSPS时， 125MSPS

采用+ 3.3V数字电源的时候。

改善SFDR

+ 5V电源提供最佳的SFDR 。在某些

时钟和输出频率的组合，特别是当

这架F

CLK

OUT

比值小于4时，用户可以提高

SFDR甚至进一步通过连接的COMP2引脚（19）

DDS的模拟电源。数字电源必须是

+ 5V ，如果这个选项被探讨。尽可能改善

6dBc的SFDR到奈奎斯特测量均见

LAB 。

FSK调制

二进制移频键控（ BFSK ），可以通过使用来完成

偏移频率寄存器和ENOFR销。 M进制频移键控

或GFSK （高斯），可以通过不断加载中完成

新的高频词。的最大FSK数据速率

ISL5314取决于该方法的用户程序的设备

做FSK和FSK的形式。

例如，简单的BFSK被有效地与执行

ISL5314通过与一个频加载的中心频率寄存器

昆西，偏移频率寄存器与另一频率，

和翻转ENOFR （启用偏移频率寄存器）

引脚。潜伏期是断言的14 CLK周期

在ENOFR引脚和模拟发生的变化输出

放。但是，在频率的变化，可以流水线方式

该ENOFR可以以速率高达进行切换

ENOFR

最大

= f

CLK

/2,

其中f

CLK

是主CLK的频率。

图1.变压器输出电路选项

OUT

= 2×我

OUT

个R

其中R

为12.5Ω 。允许

中心抽头，以佛罗里达州燕麦会导致相同的变压器输出，

但是，DAC的输出引脚会有正的直流

偏移，这可能限制了电压摆幅可由于

输出电压合格范围内。在50Ω负载上的

变压器的输出表示负载在一个末端

“传输线” ，典型地一个频谱分析仪，

示波器，或在信号链中的下一功能。该

必要性有一个50Ω阻抗回头进

变压器是否定的，如果DDS只是开车很短

追查。输出电压合格范围内不限制

阻抗加载DDS输出。

ISL5314

数据表

2005年7月28日

FN4901.2

直接数字频率合成器

14位ISL5314提供了一个完整的直接数字

频率合成器（ DDS ）系统在一个48引脚LQFP封装。

一个48位可编程载波NCO （数控

振荡器）和一个高速14位DAC （数字到模拟

转换器）被集成到一个单独的DDS 。

在DDS接受48位中央和偏移频率控制

通过并行处理器的接口信息。一个40位

频率调谐字，也可以通过一个异步加载

串行接口。调制控制是由3个外部提供

销。 0 PH0和PH1引脚选择相位偏移， 90 ，

180和270度，而ENOFR销允许或零

偏移频率字到相位累加器。

并行处理器接口有一个8位只写数据

输入C（ 7 ： 0 ）， 4位地址A（ 3 ： 0 ）总线，写选

（WR），和一写使能（WE）。该处理器可以更新

同时所有寄存器加载了一组高手

寄存器，然后所有的主寄存器传送到从

通过触发UPDATE引脚寄存器。

特点

125MSPS输出与5V数字电源采样率

100MSPS输出与3.3V数字电源采样率

14位数字到模拟（ DAC），具有内部参考

并行控制接口快速调谐（ 50MSPS控制

寄存器写入速率）和串行控制接口

48位可编程变频调速

偏移频率寄存器使能引脚用于快速FSK

小型48引脚LQFP封装

无铅加退火用（符合RoHS）

应用

可编程的本地振荡器

FSK，PSK调制

直接数字合成

时钟产生

订购信息

产品编号

ISL5314IN

ISL5314INZ

（见注）

ISL5314EVAL2

TEMP 。范围（° C）封装PKG 。 DWG 。＃

-40到85

48 LQFP

（无铅）

Q48.7x7A

引脚

采用48引脚LQFP （ Q48.7X7A ）

顶视图

DVDD

DGND

48 47 46 45 44 43 42 41 40 39 38 37

ISL5314

13 14 15 16 17 18 19 20 21 22 23 24

评估板

注： Intersil无铅加退火产品采用特殊的无铅材料

套;模塑料/晶片的附属材料和100 ％雾锡板

终止完成，这是符合RoHS标准，既锡兼容

和无铅焊接操作。 Intersil无铅产品分类MSL

在达到或超过了无铅无铅峰值回流温度

IPC / JEDEC J STD- 020的要求。

框图

C(7:0)

A(3:0)

更新

串行调制

控制

SDATA

SSYNC

SCLK

COMPOUT

主

相

ACCUM 。

IN-

IN +

COMP1

COMP2

ENOFR

DGND

CLK

DVDD

RESET

更新

COMPOUT

REFLO

REFIO

PH0

PH1

SSYNC

DVDD

SCLK

DGND

SDATA

DVDD

DGND

正弦

WAVE

只读存储器

14位

DAC

INT

REF

IOUTA

IOUTB

REFIO

REFLO

ENOFR

PH值（1 ：0）

RESET

CLK

注意：这些器件对静电放电敏感;遵循正确的IC处理程序。

1-888- INTERSIL或1-888-468-3774

Intersil公司（和设计）是Intersil Americas Inc.公司的注册商标。

提及的所有其他商标均为其各自所有者的财产。

FSADJ

COMP1

AGND

IOUTB

IOUTA

COMP2

AVDD

AGND

IN +

IN-

AGND

SLAVE

∑

ISL5314

典型应用电路（并行控制模式，正弦波代）

SDATA ， SSYNC ， SCLK （并联控制方式，

串行控制也可用于如果需要的话）。

写时钟（ WR ）

写使能

处理器/

FPGA / CPLD

A3 ： A0 BUS

8 C7 ： C0 BUS

时钟

来源

CLK

0.1F

ENOFR

DGND

CLK

DVDD

RESET

更新

COMPOUT

REFLO

REFIO

0.1F

48 47 46 45 44 43 42 41 40 39 38 37

ISL5314

13 14 15 16 17 18 19 20 21 22 23 24

DVDD

DGND

PH0

PH1

SSYNC

DVDD

SCLK

DGND

SDATA

DVDD

DGND

0.1F

FSADJ

COMP1

AGND

IOUTB

IOUTA

COMP2

AVDD

AGND

IN +

IN-

AGND

0.1F

SET

0.1F

50 50

（ IOUTA ）模拟输出

铁素体

珠子

（数字电源平面）

10F

+ 5V POWER SOURCE

铁素体

珠子

10F

10H

0.1F

DGND

（模拟电源平面）

0.1F

AGND

ISL5314

功能说明

该ISL5314是其NCO具有集成14位DAC

设计成超过125MSPS的运行。的NCO是一个16位的

输出的设计，这是舍入为14位输入到

DAC 。频率控制是一个48位的中心之

频率字， 48位偏移频率字，和一个40位

串行加载调谐字。三种组分加入

模数48位与表1的每一个中所示的对准

三个术语可以独立地进行调零（通过

微处理器接口为中心，以串行频率

寄存器，并通过ENOFR引脚偏移频率项）。

四个地址引脚（ A3： A0），一个写选通（WR），并写

使能（ WE）。该接口是一个主/从式。该

处理器接口加载了一组主寄存器。该

主组寄存器的内容，然后转移到一个

从通过产生一个销（ UPDATE）设置寄存器。这

允许所有的频率控制的位被更新

同时。

该用户写速率（WR）对这些寄存器不

必须以相同的速率作为DDS的时钟速率（的速率

NCO和DAC ;引脚CLK ）。据预计，大多数应用

将有一个较慢的寄存器写入速率比DDS的时钟速率。它

需要一个WR周期的写入速率为每个寄存器是

写另有11 CLK周期的DDS率来写

并得到一个新的输出，假设在UPDATE销是

总是处于活动状态。如果UPDATE引脚处于非活动状态，直到后的新

字被写入时，它需要14 CLK的周期，而不是

11 。对于需要输出与被更新的情况下

所有新的频率信息存在的，这是必要的

直到所有的新的频率字的更新是不活跃

已被写入到设备。见时序图

更多的信息。并行寄存器可以被写入的速率

CLK / 2 ，以使得更新的控制字可以被流水线化。如果

该应用程序不需要所有的寄存器写入，然后

输出频率可以更快速地改变。为

例如，如果只需要32位的频率信息

并且，期望的输出被更新一次全部，那么它

需要四个WR周期，更新的话断言低

针，加上另外14 CLK周期的DDS率来写

和更新一个新的频率。

定时是相同的，是否写入到中心或偏移

频率寄存器。为了更快的频率更新，考虑

ENOFR （启用偏移频率寄存器）选项。一旦

值已经被写入到所述中心和偏移频率

寄存器中，用户可以启用和禁用的偏移频率

寄存器，它被添加到中心频率值时

启用。该ENOFR引脚有14 CLK的等待时间

周期，但简化了，因为只有针的接口

已经被切换为ENOFR销。看到FSK解释

了解更多信息。

频率发生器

该部分的输出频率是由确定的

总和3个寄存器：

OUT

= f

CLK

X（（ CF为+ SF + ）， MOD（ 2

))/ (2

其中CF是中心频率寄存器，作者是偏移

频率寄存器， SF是串行频率寄存器和

CLK

是DDS的时钟速率。

用125MSPS时钟速率，中心频率可以是

编程

(125 x 10

)/(2

) = 0.4

Hz的分辨率。

加的频率控制字可以解释

作为2的补码，如果方便的。例如，如果中心

频率被设置为4000 ... 00h且偏移频率设置为

C000..00h ，编程的中心频率将是f

CLK

和编程的偏移频率-f

CLK

/ 4 。该款项会

是10000..00h ，但因为只有较低的48位被保留，

有效的频率将是0。在现实中，上述频率

所有低于f 8000 ... 00H别名

CLK

/ 2（该部分的输出是真实的），所以

最高位只提供一个方便二的

补充计算。

的NCO的频率控制在每相的变化

时钟周期或DΦ / DT 。这是由相集成

蓄能器，以获得频率。最显著24位

的相位将被映射到振幅的16位中的正弦

查表功能。 DΦ / DT的范围是0-1 1

相当于每时钟周期360度或（2×圆周率）。相

累加器输出也是0-1 ，其中1表示360度。

该操作是模48比特，因为最高有效位（位47）的

对齐所述正弦ROM的最显著地址位

和ROM包含一个正弦波的一个周期。 MSB是

权重为180度。满量程为360度减

1 LSB和相位，然后翻转到0度的

正弦波的一个周期。

在DDS的时钟可以与任何一个正弦波或方

波。请参阅数字输入V

和V

中的值

电气连接特定的阳离子表。

串行接口

提供用于加载调谐频率的串行接口。

这个接口可以异步的主时钟

的一部分。当调谐字已经移入的部分，它是

装入一个保持寄存器的串行接口的时钟，

SCLK 。这个装载触发一个同步电路传输

将数据从一个注册的同步与主时钟。

最少11串行时钟（至少串行字长

八个）是必要的，完成转移到从属

DDS的输出反映了新的频率。

串行加载等待时间= （（ 8× N + 3 ）× SCLK ） + 12 XF

CLK

并行接口

处理器接口是唯一的一个8位并行的写

界面。该接口由8个数据位（ C7 ： C0 ）

ISL5314

表1.频率控制位路线

48位

（各个位对齐）

相位累加器

中心频率

偏移频率

串行频率， 8位

序列的频率， 16位

串行频率， 24位

串行频率， 32位

串行频率， 40位

4444 4444

7654 3210

xxxx xxxx

3333 3333

9876 5432

xxxx xxxx

0000 0000

xxxx xxxx

3322 2222

1098 7654

xxxx xxxx

0000 0000

xxxx xxxx

2222 1111

3210 9876

xxxx xxxx

0000 0000

xxxx xxxx

1111 1100

5432 1098

xxxx xxxx

0000 0000

xxxx xxxx

0000 0000

7654 3210

xxxx xxxx

0000 0000

其中，N = 1-5 （用于8-40位串行数据）和f

CLK

是DDS

时钟速率。三个额外的SCLK周期是必须的（一个用于同步

脉冲外加两个额外的寄存器传输）。在潜伏期

秒取决于有多少串行数据位被

写入和两个时钟的速度。该中心和偏移

频率寄存器不能使用串行标签写入。

它们必须使用并行接口进行编程。

以使用3线串行接口中的一种模式，是

不是默认模式，并行控制总线，必须使用

重新编程寄存器12，寄存器12可根据设置

串行接口的那些在所描述的所希望的选项

寄存器描述表。因为串行寄存器的默认值

使能时，它必须在寄存器13中（第6位）被禁用，如果它不被使用。

所有的寄存器。复位后变为CLK高， 1个上升沿

所需的控制寄存器可以被写入之前

再次。中心频率寄存器复位至f

CLK

/ 4 。该

偏移频率寄存器复位到一个未知的频率，但是

被禁用。串行频率寄存器复位到

未知频率和已启用。如果串行寄存器是

不使用时，使用并行接口寄存器13禁用它。

比较

比较器是为方波输出的产生。

用户可以利用DDS的模拟输出，滤波器，然后

这回比较器发送。方波会

在比较器输出端（ COMPOUT针）以产生

振幅电平是依赖于数字电源

（ DV

）。比较器的设计速度来操作

媲美的DDS输出的频率范围（大约

0-50MHz ）。它不用于低抖动的应用（ <0.5ns ）。

比较器具有由激活休眠模式

两个输入端（IN-和IN +）连接到模拟电源

供应面。目前这将节省约4毫安（如

在典型应用电路如图）。如果比较器

不使用时，离开COMPOUT引脚悬空。

注册14

并行控制总线，必须使用编程寄存器14

有RESET的断言后0x00h或0x30h 。请参阅控制

注册在数据表背面的详细信息表。

控制引脚

有规定的相位和频率的三个控制销

控制权。 0 PH0和PH1引脚选择相位偏移， 90 ，

180和270度，并且可以被用于低速，

未过滤的BPSK或QPSK调制。这些引脚也可

使用两个ISL5314s时用于提供正弦/余弦

一起为正交本振。该ENOFR销

启用或零的偏移频率字相

蓄能器和可用于FSK或MSK调制。

这些控制引脚和UPDATE引脚被传递

特殊小区，以尽量减少亚稳态的概率。写作

任何注册15行为就像一个UPDATE ，这样的

如果需要，用户可以保存一个控制引脚。

DAC电压参考

对DAC的内部参考电压的标称

为+ 1.2V ，其值

±60ppm/

漂COEF网络cient在

整个温度范围内的转换器。建议

一个0.1μF的电容放置在尽可能靠近的

REFIO销，连接到模拟地。该REFLO销

（11）选择基准。内部基准电压可以是

如果选择引脚11接低电平（接地）。如果外部基准

需要的话11脚应接高电平（模拟电源

电压）和外部参考钉入REFIO ，销

12.转换器的满量程输出电流的函数

所使用的参考电压和R的值的

SET

. I

OUT

应该是2毫安- 20毫安范围内，虽然操作

2mA以下是可能的，其性能劣化。

如果内部参考使用，V

FSADJ

将等于

大约1.2V （引脚13 ）。如果一个外部参考的情况下，

FSADJ

将等于外部参考。

OUT

（满量程） = （V

FSADJ

集）

X 32.

RESET

RESET引脚可用它来重置所有寄存器进入

默认值。注册14

必须

总是被写入0x00h或

复位后0x30h 。为了复位器件，用户必须

采取RESET引脚为低电平，使至少一个CLK上升沿，

然后再采取RESET引脚为高电平。从潜伏期

RESET引脚变为高电平，直到输出反映了复位

是11 CLK周期。见寄存器说明表

数据表背面的所有位在默认状态

ISL5314

模拟输出

IOUTA和IOUTB是互补的电流输出。他们

通过一个14位DAC ，其能够在运行中产生

全125MSPS速率。 DDS的时钟也时钟的DAC 。该

两个输出电流的总和始终为满刻度

输出电流的数值减去1LSB 。如果单端的使用需要，

负载电阻器可用于将输出电流转换为

电压。建议在未使用的输出也同样

终止。在输出端产生的电压不得

违反-1.0V至+ 1.25V的输出电压合格范围内。

负载

（阻抗加载每个电流输出）应

选择，以使所希望的输出电压中产生

与输出满量程电流相结合。如果已知直线

阻抗被驱动，则输出负载电阻应

被选择为匹配该阻抗。输出电压

方程是：

OUT

= I

OUT

个R

负载

这些输出可以在一个差分到单端的使用

安排。这通常以达到更好的高次谐波

排斥反应。因为在IOUTA与IOUTB ，一个错配的

变压器不能改善谐波抑制。不过，

它可以提供电压增益而不会增加畸变。的SFDR

1 ：本数据表测量了1进行

变压器上的DDS的输出（参见图1）。与

中心抽头接地，引脚17的输出摆幅和18将是

偏置在零伏。在图1所示的装载将导致

在为500mV

P-P

信号在变压器如果完整的输出

的DAC满量程输出电流设定为20mA电流。

是阻抗

LOADING每个输出

PIN码17

IOUTB

100

18 PIN

ISL5314

IOUTA

50Ω代表

频谱分析仪

OUT

= （ 2 ×1

OUT

个R

应用注意事项

地平面

单独的数字地和模拟地应该被使用。所有

的设备和它们相应的数字功能

元件应位于所述数字接地平面

和端接于所述数字接地平面。这同样适用于

模拟元件和模拟地平面。引脚11

至24模拟引脚，而所有其它的数字。

降噪

为了尽量减少电源噪声， 0.1μF电容应

放置在尽可能靠近电源引脚， AV

和DV

。此外，该布局应使用被设计

单独的数字地和模拟地和这些

电容应终止向数字地面

并用于AV模拟地

。其他网络滤波

主板上的电源推荐。

电源

在DDS将提供最佳的SFDR （无杂散动态

范围内）使用+ 5V模拟和+ 5V数字电源的时候。

模拟电源必须始终+ 5V （ ± 10％）。数码

供应可以是+ 3.3V （ ±10％），在+ 5V （ ±10％）的供应，

或者两者之间的任何东西。在DDS的额定125MSPS时

使用+ 5V的数字电源和100MSPS时使用

+ 3.3V数字电源。

改善SFDR

+ 5V电源提供最佳的SFDR 。在某些

时钟和输出频率的组合，特别是当

这架F

CLK

OUT

比值小于4时，用户可以提高

SFDR甚至进一步通过连接的COMP2引脚（19）

DDS的模拟电源。数字电源必须是

+ 5V ，如果这个选项被探讨。尽可能改善

6dBc的SFDR到奈奎斯特测量均见

LAB 。

FSK调制

二进制移频键控（ BFSK ），可以通过使用来完成

偏移频率寄存器和ENOFR销。 M进制频移键控

或GFSK （高斯），可以通过不断加载中完成

新的高频词。的最大FSK数据速率

ISL5314取决于该方法的用户程序的设备

做FSK和FSK的形式。

例如，简单的BFSK被有效地与执行

ISL5314通过与一个频加载的中心频率寄存器

昆西，偏移频率寄存器与另一频率，

和翻转ENOFR （启用偏移频率寄存器）

引脚。潜伏期是断言的14 CLK周期

在ENOFR引脚和模拟发生的变化输出

放。但是，在频率的变化，可以流水线方式

该ENOFR可以以速率高达进行切换

ENOFR

最大

= f

CLK

/2,

其中f

CLK

是主CLK的频率。

图1.变压器输出电路选项

OUT

= 2×我

OUT

个R

其中R

为12.5Ω 。允许

中心抽头，以佛罗里达州燕麦会导致相同的变压器输出，

但是，DAC的输出引脚会有正的直流

偏移，这可能限制了电压摆幅可由于

输出电压合格范围内。在50Ω负载上的

变压器的输出表示负载在一个末端

“传输线” ，典型地一个频谱分析仪，

示波器，或在信号链中的下一功能。该

必要性有一个50Ω阻抗回头进

变压器是否定的，如果DDS只是开车很短

追查。输出电压合格范围内不限制

阻抗加载DDS输出。