IS61SP12832
IS61SP12836
128K ×32 ， 128K ×36同步
PIPELINED静态RAM
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
奔腾或线性突发序列控制使用
MODE INPUT
三个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
JEDEC 100引脚TQFP和
119引脚PBGA封装
单+ 3.3V ， + 10 ％， - 5 ％电源
掉电贪睡模式
ISSI
2001年4月
描述
该
ISSI
IS61SP12832和IS61SP12836是一个高速
同步静态RAM设计为提供一个可破裂的，
对于高速网络的高性能存储器和
通信应用。它是作为131,072
由32比特和36比特的话，制造与
ISSI
的AD-
vanced CMOS技术。该器件集成了2位
突发计数器，高速SRAM的芯，和高的驱动
功能输出到一个单片电路。所有同步
异步的输入，通过一个控制寄存器
正边沿触发的单时钟输入。
写周期是内部自定时的，由发起
在时钟输入的上升沿。写周期可以从
一到四个字节宽的写控制的控制
输入。
单独的字节使能允许写入单个字节。
BW1
控制DQA ，
BW2
控制DQB ，
BW3
控制
DQC ，
BW4
控制DQD ，通过调节
BWE
存在
低。一个低电平
GW
输入会导致所有的字节是
写的。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。
当该引脚为高电平或交错突发实现
悬空。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-200
3.1
5
200
-166
3.5
6
166
-150
3.8
6.7
150
-133
4
7.5
133
-5
5
10
100
单位
ns
ns
兆赫
ISSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们假设任何不承担责任
它可能出现在本出版物中的错误。 版权所有2001年，集成的芯片解决方案，公司
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
1
IS61SP12832
IS61SP12836
框图
模式
Q0
A0'
ISSI
CLK
A0
CLK
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
A1
128K ×32 / 128K ×36
存储阵列
15
17
A16-A0
17
D
Q
地址
注册
CE
CLK
32或36
32或36
GW
BWE
BW4
DQD
字节写
注册
CLK
D
Q
BW3
DQC
Q
字节写
注册
CLK
D
BW2
DQB
字节写
注册
CLK
D
Q
BW1
DQA
Q
字节写
注册
D
CLK
CE
CE2
CE2
D
Q
4
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
32或36
DQ [31：0 ]
or
DQ [35 ：0]的
D
Q
启用
延迟
注册
CLK
OE
2
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
IS61SP12832
IS61SP12836
引脚配置
119引脚PBGA （顶视图）
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
A10
NC
A11
NC
A14
NC
NC
NC
ZZ
VCCQ
A5
模式
VCC
NC
A13
NC
NC
GND
A0
GND
NC
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
DQd3
DQd2
GND
BW4
CLK
NC
BWE
GND
BW1
GND
DQa7
DQa5
DQa4
DQa8
DQa6
VCCQ
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
DQc6
DQc4
GND
BW3
DQc3
GND
NC
GND
NC
CE
OE
ADV
GW
GND
GND
GND
BW2
GND
NC
DQb6
DQb5
DQb4
DQb2
DQb8
DQb7
VCCQ
DQb3
DQb1
A7
A2
VCC
A12
A15
NC
CE2
A3
A6
A4
2
3
4
5
6
7
ISSI
100引脚TQFP
A6
A7
CE
CE2
BW4
BW3
BW2
BW1
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
ADSP
ADSC
A8
A9
A16
CE2
VCCQ
NC
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
128K ×32
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
单个字节写使能
同步字节写使能
GW
CE， CE2 ，
CE2
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
ZZ
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
贪睡启用
A2-A16
CLK
ADSP
ADSC
ADV
BW1-BW4
BWE
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
3
IS61SP12832
IS61SP12836
引脚配置
119引脚PBGA （顶视图）
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
NC
A10
A11
A14
NC
ZZ
A5
模式
VCC
NC
A13
NC
DQPd
GND
A0
GND
DQPa
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
DQd3
DQd2
GND
BW4
CLK
NC
BWE
GND
BW1
GND
DQa7
DQa5
DQa4
DQa8
DQa6
VCCQ
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
DQc6
DQc4
GND
BW3
DQc3
GND
DQPc
GND
NC
CE
OE
ADV
GW
GND
GND
GND
BW2
GND
DQPb
DQb6
DQb5
DQb4
DQb2
DQb8
DQb7
VCCQ
DQb3
DQb1
A7
A2
VCC
A12
A15
NC
CE2
A3
A6
A4
2
3
4
5
6
7
ISSI
100引脚TQFP
A6
A7
CE
CE2
BW4
BW3
BW2
BW1
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
ADSP
ADSC
A8
A9
A16
CE2
VCCQ
NC
DQPc
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
DQPd
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
DQPb
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
DQPa
128K X 36
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
单个字节写使能
同步字节写使能
GW
CE， CE2 ，
CE2
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
ZZ
DQPa - DQPd
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
贪睡启用
奇偶校验数据的I / O
A2-A16
CLK
ADSP
ADSC
ADV
BW1-BW4
BWE
4
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
IS61SP12832
IS61SP12836
真值表
手术
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
无
无
无
无
无
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
CE
H
L
L
X
X
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
CE2
X
X
L
X
L
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE2
X
H
X
H
X
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
ADSP ADSC
X
L
L
H
H
L
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
X
X
L
L
X
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV写
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
X
X
X
X
X
X
读
写
读
读
读
读
写
写
读
读
读
读
写
写
ISSI
OE
X
X
X
X
X
X
X
X
L
H
L
H
X
X
L
H
L
H
X
X
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
Q
D
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
部分真理表
功能
读
读
写字节1
写的所有字节
写的所有字节
GW
H
H
H
H
L
BWE
H
L
L
L
X
BW1
X
H
L
L
X
BW2
X
H
H
L
X
BW3
X
H
H
L
X
BW4
X
H
H
L
X
集成的芯片解决方案，公司 - 1-800-379-4774
REV 。一
04/17/01
5
IS61SP12836
128K ×36同步
PIPELINED静态RAM
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
奔腾或线性突发序列控制
使用MODE输入
三个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
JEDEC 100引脚LQFP和
119引脚PBGA封装
单+ 3.3V ， + 10 ％， - 5 ％电源
掉电贪睡模式
描述
该
ICSI
IS61SP12836是一种高速，低功耗的同步的
知性静态RAM设计为提供一个可破裂的，高性
曼斯，为的i486 二级缓存，奔腾 ， 680X0 ，
和PowerPC 微处理器。它是作为131,072
由36位字，与制造
ICSI
先进的CMOS
技术。该器件集成了一个2位的突发计数器，高
高速SRAM核心和高驱动能力输出到一个
单片电路。所有同步输入通过
由一个正边沿触发的单时钟控制寄存器
输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是从1到
4个字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
BW1
控制DQA ，
BW2
控制DQB ，
BW3
控制DQC ，
BW4
控制DQD ，通过调节
BWE
为低。一个低电平
on
GW
输入会引起将要写入的所有字节。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）输入
销。随后一阵地址可以内部产生
由IS61SP12836和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。交错
当该引脚为高电平或悬空一阵实现。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
法时频
-166
3.5
6
166
-150
3.8
6.7
150
-133
4
7.5
133
-117
4
8.5
117
-5
5
10
100
单位
ns
ns
兆赫
ICSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们对任何错误概不负责
它可能出现在本出版物中。 版权所有2000年，集成电路解决方案公司
集成电路解决方案公司
SSR012-0B
1
IS61SP12836
引脚配置
119引脚PBGA （顶视图）和100引脚LQFP
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
2
3
4
5
6
7
A6
CE2
A7
NC
DQc3
DQc4
DQc6
DQc8
VCC
DQd2
DQd3
DQd5
DQd7
NC
A5
NC
NC
A4
A3
A2
GND
GND
GND
BW3
GND
NC
GND
BW4
GND
GND
GND
模式
A10
NC
ADSP
ADSC
VCC
NC
CE
OE
ADV
GW
VCC
CLK
NC
BWE
A1
A0
VCC
A11
NC
A8
A9
A12
GND
GND
GND
BW2
GND
NC
GND
BW1
GND
GND
GND
NC
A14
NC
A16
CE2
A15
NC
DQb6
DQb5
DQb4
DQb2
VCC
DQa7
DQa5
DQa4
DQa3
NC
A13
NC
NC
VCCQ
NC
NC
DQb8
DQb7
VCCQ
DQb3
DQb1
VCCQ
DQa8
DQa6
VCCQ
DQa2
DQa1
NC
ZZ
VCCQ
DQPc
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
NC
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
DQPd
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A6
A7
CE
CE2
BW4
BW3
BW2
BW1
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
DQPb
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCC
DQa2
DQa1
DQPa
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
DQA - DQD
CLK
ADSP
ADSC
ADV
BW1-BW4
BWE
同步时钟
模式
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
V
CC
GND
V
CCQ
ZZ
GND
Q
DQPa - DQPd
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
贪睡启用
隔离输出缓冲地
奇偶校验数据的I / O
同步数据的输入/输出
GW
OE
全球同步的写使能
CE， CE2 ，
CE2同步芯片使能
OUTPUT ENABLE
A2-A16
集成电路解决方案公司
SSR012-0B
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
3
IS61SP12836
交错突发地址表（ MODE = V
CCQ
或无连接）
外部地址
A1 A0
00
01
10
11
第一个突发地址
A1 A0
01
00
11
10
第二届突发地址
A1 A0
10
11
00
01
第三突发地址
A1 A0
11
10
01
00
线性突发地址表（ MODE = GND
Q
)
0,0
A1’, A0’ = 1,1
0,1
1,0
绝对最大额定值
(1)
符号
T
BIAS
T
英镑
P
D
I
OUT
V
IN
, V
OUT
V
IN
V
CC
参数
在偏置温度
储存温度
功耗
输出电流（每个I / O）
电压相对于GND为I / O引脚
电压相对于GND为
对于地址和控制输入
在VCC电源Relatiive到GND电压
价值
-40至+85
-55到+150
1.6
100
-0.5到V
CCQ
+ 0.3
-0.5到V
CC
+ 0.5
-0.5到4.6
单位
°C
°C
W
mA
V
V
V
注意事项：
1.应力超过绝对最大额定值可能会导致
永久损坏设备。这是一个额定值只和功能操作
器件在这些或以上的任何其他条件的业务部门所标明
本规范是不是暗示。暴露在绝对最大额定值条件下，
长时间会影响其可靠性。
2.此设备包含迂曲，以防止损伤的投入，由于高静电压
或电场;然而，注意事项，可能要注意避免施加任何电压的
超过最大额定电压，这个高阻抗电路更高。
3.该设备包含电路，这将确保在输出设备中高Z在加电时。
集成电路解决方案公司
SSR012-0B
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