IS61NLP6432A
IS61NLP6436A/IS61NVP6436A
IS61NLP12818A/IS61NVP12818A
64K ×32 ， 64K ×36 ，和128K ×18
2MB，管道“不等待”状态总线SRAM
ISSI
2005年9月
初步信息
特点
总线利用率100 ％的
无之间的读写等待周期
内部自定时写周期
单个字节写入控制
单R / W （读/写）控制引脚
时钟控制，注册地址，
数据和控制
交错或线性突发序列控制使用
MODE INPUT
三个芯片使简单的深度扩张
和地址流水线
·掉电模式
常见的数据输入和数据输出
CKE
引脚使能时钟和暂停操作
JEDEC 100引脚TQFP封装
- 电源：
NVP ： V
DD
2.5V (± 5%), V
DDQ
2.5V (± 5%)
NLP ： V
DD
3.3V (± 5%), V
DDQ
3.3V/2.5V (± 5%)
工业应用温度
无铅可
描述
2梅格“ NLP / NVP ”产品系列功能的高速，
低功耗的同步静态RAM设计提供
一个破裂的，高性能的， “不等待”状态，设备
网络和通信应用。他们是
组织为64K字由32位64K字36位，
和128K字18位，与制作
ISSI
先进
CMOS技术。
结合了“不等待”状态的功能，等待周期
淘汰时读取总线开关来写，或者
写阅读。该器件集成了一个2位的突发计数器，
高速SRAM的核心，和高驱动能力输出
在一个单片电路。
所有同步输入通过寄存器控制
由一个正边沿触发的单时钟输入。操作
可以暂停所有的同步输入忽视
当时钟使能，
CKE
为HIGH 。在这种状态下，内部
器件将保持其先前的值。
所有的读，写和取消的周期由发起
ADV输入。当ADV是HIGH内部爆裂
计数器递增。新的外部地址可以是
加载时ADV低。
写周期是内部自定时的，由发起
并且当所述时钟输入的上升沿
WE
是低的。
单独的字节使能允许写入单个字节。
突发模式引脚（ MODE ）定义了一阵的顺序
序列。当为高电平时，交错突发序列
被选中。当连接到低电平，线性突发序列是
选择。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
-250
2.6
4
250
-200
3.1
5
200
单位
ns
ns
兆赫
2005集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候，恕不另行通知。 ISSI不承担任何责任
所产生的本文所述的任何信息，产品或服务的使用或应用。建议客户依赖于任何之前获得此设备规范的最新版本
公布的信息及订货产品之前。
集成的芯片解决方案，公司 - www.issi.com -
1-800-379-4774
修订版00A
08/31/05
1
IS61NLP6432A
IS61NLP6436A/IS61NVP6436A
IS61NLP12818A/IS61NVP12818A
框图
ISSI
A2 -A15和A2- A16
64Kx32;
64Kx36;
128Kx18
存储阵列
×32 / ×36 ： A [ 0:15 ]或
×18 ： A [ 0:16 ]
地址
注册
模式
A0-A1
BURST
地址
计数器
A'0-A'1
K
数据在
注册
CLK
CKE
CE
CE2
CE2
ADV
WE
BW =
X
OE
ZZ
控制
逻辑
K
写
地址
注册
写
地址
注册
K
数据在
注册
}
控制
注册
控制
逻辑
K
产量
注册
卜FF器
（ X = A ，B，C ， d或一，二）
32 ， 36或18的
DQX / DQPx
2
集成的芯片解决方案，公司 - www.issi.com -
1-800-379-4774
修订版00A
08/31/05
IS61NLP6432A
IS61NLP6436A/IS61NVP6436A
IS61NLP12818A/IS61NVP12818A
引脚配置
100引脚TQFP
ISSI
BWD
BWC
BWB
BWA
CKE
BWD
BWC
BWB
BWA
CKE
OE
ADV
NC
OE
ADV
NC
CE2
CE2
V
DD
VSS
CE2
CE2
V
DD
VSS
CLK
WE
CLK
WE
NC
NC
CE
CE
A
A
A
A
A
A
DQPc
DQC
DQC
V
DDQ
VSS
DQC
DQC
DQC
DQC
VSS
V
DDQ
DQC
DQC
NC
V
DD
NC
VSS
DQD
DQD
V
DDQ
VSS
DQD
DQD
DQD
DQD
VSS
V
DDQ
DQD
DQD
DQPd
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
A
A
NC
NC
A1
A0
VSS
模式
NC
A
A
A
A
A
A
V
DD
NC
NC
DQPb
DQB
DQB
V
DDQ
VSS
DQB
DQB
DQB
DQB
VSS
V
DDQ
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DDQ
VSS
DQA
DQA
DQA
DQA
VSS
V
DDQ
DQA
DQA
DQPa
NC
DQC
DQC
V
DDQ
VSS
DQC
DQC
DQC
DQC
VSS
V
DDQ
DQC
DQC
NC
V
DD
NC
VSS
DQD
DQD
V
DDQ
VSS
DQD
DQD
DQD
DQD
VSS
V
DDQ
DQD
DQD
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
A
A
A
A
NC
NC
A1
A0
模式
VSS
NC
A
A
A
A
A
V
DD
NC
A
NC
A
A
NC
DQB
DQB
V
DDQ
VSS
DQB
DQB
DQB
DQB
VSS
V
DDQ
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DDQ
VSS
DQA
DQA
DQA
DQA
VSS
V
DDQ
DQA
DQA
NC
64K ×36
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步突发地址进展
同步字节写使能
写使能
时钟使能
地面为核心
没有连接
64K ×32
CE，
CE2,
CE2
同步芯片使能
OE
DQA - DQD
DQPa - DQPd
模式
V
DD
V
SS
V
DDQ
ZZ
OUTPUT ENABLE
同步数据的输入/输出
奇偶校验数据的I / O
突发顺序选择
+ 3.3V / 2.5V电源
接地输出缓冲
隔离输出缓冲器电源： + 3.3V / 2.5V
贪睡启用
A
CLK
ADV
BWA - BWD
WE
CKE
VSS
NC
集成的芯片解决方案，公司 - www.issi.com -
1-800-379-4774
修订版00A
08/31/05
3
IS61NLP6432A
IS61NLP6436A/IS61NVP6436A
IS61NLP12818A/IS61NVP12818A
引脚配置
100引脚TQFP
ISSI
NC
BWB
BWA
CKE
ADV
NC
CE2
CE2
V
DD
VSS
CLK
WE
OE
NC
NC
CE
A
A
NC
NC
NC
V
DDQ
VSS
NC
NC
DQB
DQB
VSS
V
DDQ
DQB
DQB
NC
V
DD
NC
VSS
DQB
DQB
V
DDQ
VSS
DQB
DQB
DQPb
NC
VSS
V
DDQ
NC
NC
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
NC
NC
A
模式
VSS
V
DD
NC
NC
NC
A
A
A
A
A1
A0
A
A
A
A
A
A
A
A
NC
NC
V
DDQ
VSS
NC
DQPa
DQA
DQA
VSS
V
DDQ
DQA
DQA
VSS
NC
V
DD
ZZ
DQA
DQA
V
DDQ
VSS
DQA
DQA
NC
NC
VSS
V
DDQ
NC
NC
NC
128K ×18
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步突发地址进展
同步字节写使能
写使能
时钟使能
地面为核心
没有连接
CE，
CE2,
CE2
同步芯片使能
OE
DQA - DQD
DQPa - DQPd
模式
V
DD
V
SS
V
DDQ
ZZ
OUTPUT ENABLE
同步数据的输入/输出
奇偶校验数据的I / O
突发顺序选择
+ 3.3V / 2.5V电源
接地输出缓冲
隔离输出缓冲器电源： + 3.3V / 2.5V
贪睡启用
A
CLK
ADV
BWA - BWD
WE
CKE
VSS
NC
4
集成的芯片解决方案，公司 - www.issi.com -
1-800-379-4774
修订版00A
08/31/05
IS61NLP6432A
IS61NLP6436A/IS61NVP6436A
IS61NLP12818A/IS61NVP12818A
状态图
读
开始
读
写
DS
读
DS
写
开始
写
ISSI
写
读
读
BURST
DS
DESELECT
BURST
BURST
写
DS
BURST
读
写
DS
BURST
写
BURST
BURST
读
同步真值表
(1)
手术
未选择
未选择
未选择
没有选择继续
开始突发读
继续突发读
NOP /假读
假读
开始突发写
继续突发写
NOP /写入中止
写入中止
忽略时钟
注意事项：
1.
2.
3.
4.
地址
二手
不适用
不适用
不适用
不适用
外部地址
下一个地址
外部地址
下一个地址
外部地址
下一个地址
不适用
下一个地址
当前地址
CE
H
X
X
X
L
X
L
X
L
X
L
X
X
CE2
X
L
X
X
H
X
H
X
H
X
H
X
X
CE2
CE
X
X
H
X
L
X
L
X
L
X
L
X
X
ADV
L
L
L
H
L
H
L
H
L
H
L
H
X
WE
X
X
X
X
H
X
H
X
L
X
L
X
X
BWX
BW
X
X
X
X
X
X
X
X
L
L
H
H
X
OE
X
X
X
X
L
L
H
H
X
X
X
X
X
CKE
L
L
L
L
L
L
L
L
L
L
L
L
H
CLK
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
"x"表示不关心。
时钟的上升沿被符号化
↑
如果取消循环首先执行一个继续取消循环才能进入。
WE
= L是指写在写真值表操作。
WE
= H指写真值表读操作。
5.操作最终依赖于异步引脚的状态（ ZZ和
OE ） 。
集成的芯片解决方案，公司 - www.issi.com -
1-800-379-4774
修订版00A
08/31/05
5
QQ：2880707522 复制
