IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
128K ×32 ， 128K ×36 ，和256K ×18
4MB，管道“不等待”状态总线SRAM
2007年9月
特点
总线利用率100 ％的
无之间的读写等待周期
内部自定时写周期
单个字节写入控制
单R / W （读/写）控制引脚
时钟控制，注册地址，
数据和控制
描述
The 4 Meg 'NLP/NVP' product family feature high-speed,
低功耗的同步静态RAM设计提供
一个破裂的，高性能的， “不等待”状态，设备
网络和通信应用。他们是
organized as 128K words by 32 bits, 128K words by 36
bits, and 256K words by 18 bits, fabricated with
ISSI
's
先进的CMOS技术。
结合了“不等待”状态的功能，等待周期
淘汰时读取总线开关来写，或者
write to read. This device integrates a 2-bit burst counter,
高速SRAM的核心，和高驱动能力输出
在一个单片电路。
所有同步输入通过寄存器控制
由一个正边沿触发的单时钟输入。操作
可以暂停所有的同步输入忽视
当时钟使能，
CKE高。在这种状态下，内部
器件将保持其先前的值。
所有的读，写和取消的周期是由ADV启动
输入。当ADV是HIGH内部突发计数器
递增。新的外部地址可以被加载
当ADV低。
写周期是内部自定时发起
由时钟输入的上升沿和时
WE
is
低。独立的字节使能允许单个字节是
写的。
突发模式引脚（ MODE ）定义了一阵的顺序
序列。当为高电平时，交错突发序列
被选中。当连接到低电平，线性突发序列是
选择。
交错或线性突发顺序控制我们 -
ING MODE输入
三个芯片使简单的深度扩张
和地址流水线
掉电模式
常见的数据输入和数据输出
CKE
引脚使能时钟和暂停操作
JEDEC 100引脚TQFP ， 165引脚PBGA和119-
引脚PBGA封装
电源：
NVP ： V
dd
2.5V (± 5%), V
DDQ
2.5V (± 5%)
NLP ： V
dd
3.3V (± 5%), V
DDQ
3.3V/2.5V (± 5%)
工业应用温度
无铅可
快速访问时间
符号
t
kq
t
kc
参数
时钟存取时间
周期
频率】
-250
2.6
4
250
-200
3.1
5
200
单位
ns
ns
兆赫
2006集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候，恕不另行通知。 ISSI不承担任何
因本文所描述的任何信息，产品或服务的应用或使用的法律责任。建议客户获取该设备规范的最新版本依赖于前
任何公开信息及订货产品之前。
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IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
框图
×32 / ×36 ： A [ 0时16分]或
×18 ： A [ 0:17 ]
地址
注册
A2 - A16和A2- A17
128Kx32;
128Kx36;
256Kx18
存储阵列
K
数据在
注册
模式
A0-A1
BURST
地址
计数器
A'0-A'1
CLK
CKE
控制
逻辑
K
写
地址
注册
写
地址
注册
K
数据在
注册
CE
CE2
CE2
ADV
WE
BW =
X
OE
ZZ
DQX / DQPx
}
控制
注册
控制
逻辑
K
产量
注册
卜FF器
（ X = A ，B，C ， d或一，二）
32 ， 36或18的
2
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IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
165-Ball, 13 mm x 15mm BGA
1 mm Ball Pitch, 11 x 15 Ball Array
底部视图
119-Ball, 14 mm x 22 mm BGA
1 mm Ball Pitch, 7 x 17 Ball Array
底部视图
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IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
引脚配置 - 128K
x
36 ， 165引脚PBGA （ TOP VIEW ）
1
2
3
4
5
6
7
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQPd
NC
模式？
A
A
NC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
NC
NC
NC
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
BWC
BWD
V
SS
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
SS
A
A
BWB
BWA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
NC
NC
CE2
CLK “
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1*
A0*
CKE =
WE
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
NC
NC
8
OE
V
SS
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
dd
V
SS
A
A
9
NC
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
NC
DQPb
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DQPa
NC
A
ADV
注意：
A0 and A1 are the two least significant bits (LSB) of the address field and set the internal burst counter if burst is desired.
引脚说明
SYMBOL
A
A0, A1
ADV
引脚名称
地址输入
同步突发地址输入
同步突发地址前进/
负载
WE
同步读/写控制
输入
CLK入力
同步时钟
CKE
时钟使能
CE， CE2 ，
CE2同步芯片使能
BWX （ X = A -d）中
同步字节写输入
OE
OUTPUT ENABLE
ZZ
功耗的睡眠模式
MODE
V
DD
NC
DQX
DQPx
V
DDQ =
V
SS
突发顺序选择
3.3V/2.5V Power Supply
无连接
数据输入/输出
奇偶校验数据的I / O
隔离输出电源
3.3V/2.5V
地
4
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119-PIN
PBGA封装
CON组fi guration
1
2
3
128K ×36 （ TOP VIEW ）
4
5
6
7
A
B
C
D
E
F
V
DDQ
NC
NC
DQC
DQC
V
DDQ
DQC
DQC
V
DDQ
DQD
DQD
V
DDQ
DQD
DQD
NC
NC
V
DDQ
A
CE2
A
DQPc
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
DQPd
A
NC
NC
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
NC
NC
ADV
V
DD
NC
CE
OE
NC
WE
V
DD
CLK
NC
CKE
A
1
*
A
0
*
V
DD
A
NC
A
A
A
VSS
VSS
VSS
BWB
VSS
NC
VSS
BWA
VSS
VSS
VSS
NC
A
NC
A
CE2
A
DQPb
DQB
DQB
DQB
DQB
V
DD
DQA
DQA
DQA
DQA
DQPa
A
NC
NC
V
DDQ
NC
NC
DQB
DQB
V
DDQ
DQB
DQB
V
DDQ
DQA
DQA
V
DDQ
DQA
DQA
NC
ZZ
V
DDQ
G
H
J
K
L
M
N
P
R
T
U
注意：
A0 and A1 are the two least significant bits(LSB) of the address field and set the internal burst counter if burst is desired.
引脚说明
SYMBOL
A
A0, A1
ADV
WE
CLK入力
CKE
CE
CE2
CE2
BWX （ X = A -d）中
引脚名称
地址输入
同步突发地址输入
同步突发地址前进/
负载
同步读/写控制
输入
同步时钟
时钟使能
同步芯片选择
同步芯片选择
同步芯片选择
同步字节写输入
OE
ZZ
模式
V
dd
V
SS
NC
DQA - DQD
DQPa钯
V
DDQ
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
电源
地
无连接
数据输入/输出
奇偶校验数据的I / O
输出电源
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