IS61VPS102436A IS61LPS102436A
IS61VPS204818A IS61LPS204818A
1MB ×36 ，的2Mb ×18
36MB同步流水式，
单周期DESELECT静态RAM
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
使用MODE输入突发顺序控制
三个芯片使能选项进行简单的深度
扩展和地址流水线
常见的数据输入和数据输出
取消选择时自动掉电
单周期取消
在间歇模式来减少功耗待机
电源
LPS ： V
DD
3.3V + 5%, V
DDQ
3.3V/2.5V + 5%
VPS ： V
DD
2.5V + 5%, V
DDQ
2.5V + 5%
JEDEC 100引脚TQFP和165引脚PBGA
套餐
无铅可
2008年3月
描述
该
ISSI
IS61LPS / VPS102436A和IS61LPS / VPS
204818A是高速，低功耗的静态同步
RAM的设计，提供可破裂，高性能存储器
通信和网络应用。该
IS61LPS / VPS102436A组织为1048476字
由36位。该IS61LPS / VPS204818A的组织结构
2M字由18位。与制造
ISSI
先进
CMOS技术，器件集成了2位爆
计数器，高速SRAM的芯，和高驱动能力
输出变成一个单片电路。所有同步
输入通过一个正性的控制寄存器
边沿触发的单时钟输入。
写周期是内部自定时的，由发起
在时钟输入的上升沿。写周期可以是一个
到4个字节宽，由写控制输入控制。
单独的字节使能允许写入单个字节。
通过使用字节进行字节写入操作
写使能（ BWE ）的输入相结合的一个或多个
单个字节的写信号（ BWX ） 。此外，全球
写（ GW ）可用于编写所有字节在同一时间，
不管字节写控制。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。
当该引脚为高电平或交错突发实现
悬空。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
200
3.1
5
200
166
3.5
6
166
单位
ns
ns
兆赫
2006集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候，恕不另行通知。 ISSI不承担任何责任
所产生的本文所述的任何信息，产品或服务的使用或应用。建议客户依赖于任何之前获得此设备规范的最新版本
公布的信息及订货产品之前。
集成的芯片解决方案，公司
版本B
03/27/08
1
IS61VPS102436A ， IS61LPS102436A ， IS61VPS204818A ， IS61LPS204818A
框图
模式
Q0
A0'
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
A1
1Mx36;
2Mx18
存储阵列
18/19
20/21
20/21
A
D
Q
地址
注册
CE
CLK
36,
或18
36,
或18
GW
BWE
BW （一小时）
X18 ： A，B
对x36 ： a至d
DQ （一小时）
字节写
注册
CLK
D
Q
CE
CE2
CE2
D
Q
2/4/8
36,
或18
启用
注册
CE
CLK
输入
注册
CLK
产量
注册
CLK
OE
DQA - DQD
D
Q
ZZ
动力
下
启用
延迟
注册
CLK
OE
2
集成的芯片解决方案，公司
版本B
03/27/08
IS61VPS102436A ， IS61LPS102436A ， IS61VPS204818A ， IS61LPS204818A
165引脚BGA
165球， 13x15毫米BGA
1毫米球间距， 11×15阵列球
底部视图
集成的芯片解决方案，公司
版本B
03/27/08
3
IS61VPS102436A ， IS61LPS102436A ， IS61VPS204818A ， IS61LPS204818A
165 PBGA封装引脚配置
1M
X
36 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DQPc
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DQPd
NC
模式
2
A
A
NC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
NC
NC
A
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWC
BWD
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
5
BWB
BWA
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
6
CE2
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A
1
*
A
0
*
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
8
ADSC
OE
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
NC
DQPb
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DQPa
A
A
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE， CE2 ，
CE2
引脚名称
地址输入
同步突发地址输入
同步突发地址
ADVANCE
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
符号
BWE
OE
ZZ
模式
NC
DQX
DQPx
V
DD
V
DDQ
VSS
引脚名称
字节写使能
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
无连接
数据输入/输出
数据输入/输出
3.3V / 2.5V电源
隔离输出电源
3.3V
/2.5V
地
BWX
（ X = A，B ， C，D ）同步字节写
控制
4
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版本B
03/27/08
IS61VPS102436A ， IS61LPS102436A ， IS61VPS204818A ， IS61LPS204818A
165 PBGA封装引脚配置
2M
X
18 （ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DQPb
NC
模式
2
A
A
NC
DQB
DQB
DQB
DQB
NC
NC
NC
NC
NC
NC
NC
A
3
CE
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWB
NC
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
5
NC
BWA
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
6
CE2
CLK
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
A
1
*
A
0
*
7
BWE
GW
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
NC
NC
NC
8
ADSC
OE
VSS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
VSS
A
A
9
ADV
ADSP
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQA
DQA
DQA
DQA
NC
A
A
11
A
NC
DQPa
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
A
A
注意：
* A
0
AND A
1
是地址字段的两个最低显著位（ LSB），并设置内部突发计数器，如果脉冲串是期望的。
引脚说明
符号
A
A0, A1
ADV
ADSP
ADSC
GW
CLK
CE， CE2 ，
CE2
BWX
（ X = A ，二）
引脚名称
地址输入
同步突发地址输入
同步突发地址
ADVANCE
地址状态处理器
地址状态控制器
全局写使能
同步时钟
同步芯片选择
同步字节写
控制
符号
BWE
OE
ZZ
模式
NC
DQX
DQPx
V
DD
V
DDQ
VSS
引脚名称
字节写使能
OUTPUT ENABLE
功耗的睡眠模式
突发顺序选择
无连接
数据输入/输出
数据输入/输出
3.3V / 2.5V电源
隔离输出电源
3.3V/2.5V
地
集成的芯片解决方案，公司
版本B
03/27/08
5
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