IS61LF6436A
IS61LF6432A
64K ×32 ， 64Kx36
同步流通
静态RAM
特点
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和
控制
交错或线性突发顺序控制
使用MODE输入
三个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
通过ZZ输入断电控制
JEDEC 100引脚TQFP封装
- 电源：
+3.3V V
DD
+ 3.3V或2.5V V
DDQ
在上电时控制引脚模式：
- 模式的交错突发模式
- ZZ在正常操作模式
工业应用温度：
(-40
o
C至+ 85
o
C)
无铅可
ISSI
2005年10月
描述
该
ISSI
IS61LF6432A和IS61LF6436A是高速，
低功耗的同步静态RAM设计成提供
可破裂的，高性能的，存储器。 IS61LF6432A是
32位组织为65,536字。 IS61LF6436A是
由36位组织为65,536字。他们捏造
同
ISSI
先进的CMOS技术。该器件英特
炉排一个2位的数据串计数器，高速SRAM的芯，和
高驱动能力输出到一个单一的单片电路。
所有同步输入都会通过控制寄存器
由一个正边沿触发的单时钟输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是从一个
到4个字节宽，由写控制输入控制。
单独的字节使能允许写入单个字节。
BWA
控制DQA ，
BWB
控制DQB ，
BWC
控制DQC ，
BWD
控制DQD ，通过调节
BWE
为低。一
低
GW
输入会引起将要写入的所有字节。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）
输入引脚。可生成后续的脉冲串地址
内部由IS61LF6432A / 36A和由受控
ADV
（突发地址提前）输入引脚。
在模式引脚用于选择色同步信号序列的顺序。
当该引脚连接到低电平线性脉冲串来实现的。之间
留下一阵实现时，该引脚接高电平或左
浮动。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
频率
8.5
8.5
11
90
单位
ns
ns
兆赫
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版本B
08/25/05
1
IS61LF6436A
IS61LF6432A
框图
模式
Q0
A0'
ISSI
CLK
CLK
二进制
计数器
ADV
ADSC
ADSP
CE
CLR
Q1
A1'
64Kx32;
64Kx36
存储阵列
A0, A1
14
16
17/18
A
D
Q
地址
注册
CE
CLK
32, 36
32, 36
GW
BWE
BW （ a至d ）
X32 / X36 ： A-D
DQ （ a至d ）
字节写
注册
CLK
D
Q
CE
CE2
CE2
D
Q
4
启用
注册
CE
CLK
输入
注册
CLK
OE
32, 36
DQA - DQD
OE
2
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版本B
08/25/05
IS61LF6436A
IS61LF6432A
引脚配置
100引脚TQFP
A
A
CE
CE2
BWD
BWC
BWB
BWA
CE2
VDD
VSS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
ISSI
NC
DQC
DQC
VDDQ
VSS
DQC
DQC
DQC
DQC
VSS
VDDQ
DQC
DQC
NC
VDD
NC
VSS
DQD
DQD
VDDQ
VSS
DQD
DQD
DQD
DQD
VSS
VDDQ
DQD
DQD
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
10
71
11
70
12
69
13
68
14
67
15
66
16
65
17
64
18
63
19
62
20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
NC
DQB
DQB
VDDQ
VSS
DQB
DQB
DQB
DQB
VSS
VDDQ
DQB
DQB
VSS
NC
VDD
ZZ
DQA
DQA
VDDQ
VSS
DQA
DQA
DQA
DQA
VSS
VDDQ
DQA
DQA
NC
64K ×32
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
单个字节写使能
同步字节写使能
GW
CE， CE2 ，
CE2
OE
DQA - DQD
模式
V
DD
VSS
V
DDQ
ZZ
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
或2.5V
贪睡启用
A
CLK
ADSP
ADSC
ADV
BWA - BWD
BWE
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版本B
08/25/05
模式
A
A
A
A
A1
A0
NC
NC
VSS
VDD
NC
NC
A
A
A
A
A
A
NC
3
IS61LF6436A
IS61LF6432A
引脚配置
100引脚TQFP
A
A
CE
CE2
BWD
BWC
BWB
BWA
CE2
VDD
VSS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A
A
ISSI
DQPc
DQC
DQC
VDDQ
VSS
DQC
DQC
DQC
DQC
VSS
VDDQ
DQC
DQC
NC
VDD
NC
VSS
DQD
DQD
VDDQ
VSS
DQD
DQD
DQD
DQD
VSS
VDDQ
DQD
DQD
DQPd
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
10
71
11
70
12
69
13
68
14
67
15
66
16
65
17
64
18
63
19
62
20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A
A
A
A
A1
A0
NC
NC
VSS
VDD
NC
NC
A
A
A
A
A
A
NC
DQPb
DQB
DQB
VDDQ
VSS
DQB
DQB
DQB
DQB
VSS
VDDQ
DQB
DQB
VSS
NC
VDD
ZZ
DQA
DQA
VDDQ
VSS
DQA
DQA
DQA
DQA
VSS
VDDQ
DQA
DQA
DQPa
64K ×36
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
单个字节写使能
同步字节写使能
GW
全球同步的写使能
CE， CE2 ，
CE2同步芯片使能
OE
DQA - DQD
模式
V
DD
VSS
V
DDQ
ZZ
DQPa - DQPd
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V或
2.5V
贪睡启用
奇偶校验数据的I / O
A
CLK
ADSP
ADSC
ADV
BWA - BWD
BWE
4
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版本B
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IS61LF6436A
IS61LF6432A
真值表
手术
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
取消选择，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
CE
无
无
无
无
无
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
H
L
L
X
X
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
CE2
X
X
L
X
L
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
CE2
X
H
X
H
X
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
ADSP ADSC
X
L
L
H
H
L
H
H
H
H
X
X
H
X
H
H
X
X
H
X
L
X
X
L
L
X
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
写
X
X
X
X
X
X
读
写
读
读
读
读
写
写
读
读
读
读
写
写
ISSI
OE
X
X
X
X
X
X
X
X
L
H
L
H
X
X
L
H
L
H
X
X
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
Q
D
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
部分真理表
功能
读
读
写字节1
写的所有字节
写的所有字节
GW
H
H
H
H
L
BWE
H
L
L
L
X
BWA
X
H
L
L
X
BWB
X
H
H
L
X
BWC
X
H
H
L
X
BWD
X
H
H
L
X
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版本B
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5
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