D
72 MB（ 2M ×36 & 4M ×18 ）
DDR -II （突发的2 ） CIO同步SRAM
引脚说明
符号
K, K
C, C
CQ ， CQ
DOFF
SA
0
SA
SA
DQ0–DQ8
DQ9–DQ17
DQ18–DQ26
DQ27–DQ35
DQ0–DQ8
DQ9–DQ17
读/写
LD
6B ，6A
6P ， 6R
11A, 1A
1H
6C
引脚数
输入时钟。
输入时钟输出数据的控制。
输出回波时钟。
DLL禁用时低。
突发计数地址输入。
描述
I
3
3A,
9A,
图10A ，图4B， 8B ，5C ，7C， 5N， 6N， 7N ，4P ， 5P ， 7P ， 8P ， 3R，4R，
2M
×36的地址输入。
5R, 7R,8R,
9R
2A, 3A,
9A,
10A,
图4B ，8B ，5C ，7C， 5N， 6N， 7N ，4P ， 5P ， 7P ， 8P ，3R，
4M
×18的地址输入。
4R, 5R, 7R, 8R,
9R
11P ， 11M ， 11L ， 11K ， 11J ， 11F ， 11E ， 11C ， 11B
10P ， 11N ，10M， 10K， 10J ，11G ，10E ，11D ，10C
图3B ，3D，3E ， 3F，3G ，3K， 3L， 3N ，3P
图2B， 3C ，2D， 2F ，2G， 3J， 2L ，3M， 2N
11P ， 10M ， 11L ， 11K ， 10J ， 11F ， 11E ， 10C ， 11B
2B ，3D，3E ，2F ，3G， 3K， 2L， 3N ，3P
4A
8A
2M ×36 DQ引脚
4M ×18 DQ引脚
读/写控制。阅读时，高电平有效。
同步负载。加载新地址
当低。
2M ×36字节的写控制，低电平有效。
4M ×18字节的写控制，低电平有效。
输入参考电平。
电源。
输出电源。
地
输出驱动器阻抗控制。
IEEE 1149.1测试输入（ 1.8V LVTTL列弗
ELS） 。
IEEE 1149.1测试输出（ 1.8V LVTTL电平） 。
x36
CON组fi guration
BW
0,
BW
1,
BW
2,
BW
3
图7B ，图7A ，图5A ，图5B
BW
0,
BW
1
V
REF
V
DD
V
DDQ
V
SS
ZQ
TMS ， TDI ， TCK
TDO
NC
7B ， 5A
2H, 10H
5楼， 7楼， 5G ， 7G ， 5H ， 7H ， 5J ， 7J ， 5K ， 7K
4E,8E,4F,8F,4G,8G,3H,4H,8H,9H,4J,8J,4K,8K,4L,8L
图4C ，8C ，4D， 5D ，6D， 7D ，8D， 5E ，6E ，7E， 6F ，6G ，6H， 6J ，
6K ，5L， 6L ，7L ，4M， 5M ，6M， 7M ，8M， 4N， 8N
11H
10R, 11R, 2R
1R
图2A ，图1B，图9B ，10B ，1C ，2C， 9C ，1D， 9D ，10D， 1E ，2E， 9E ，1F ， 9F ，
10F ， 1G ， 9G ， 10G ， 1J ， 2J ， 9J ， 1K ， 2K ， 9K ， 1L ， 9L ， 10L ， 1M ， 2M ，
9M， 1N ， 9N ， 10N ， 1P ，2P， 9P
NC
7A,
图1B ，3B， 5B ，9B， 10B ，1C， 2C ，3C， 9C ，11C， 1D，2D ，9D ，10D， X18
CON组fi guration
11D ， 1E ， 2E ， 9E ， 10E ， 1F ， 3F ， 9F ， 10F ， 1G ， 2G ， 9G ， 10G ， 11G ，
1J ， 2J ， 3J ， 9J ， 11J ， 1K ， 2K ， 9K ， 10K ， 1L ， 3L ， 9L ， 10L ， 1M ， 2M ， 3M ，
9M ，11M， 1N ，2N ， 9N ， 10N ， 11N ， 1P ，2P， 9P ， 10P
集成的芯片解决方案，公司
启示录
B
11/10/09
3
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