IS42S16400F
IS45S16400F
1梅格位×16位× 4银行（ 64兆位）
同步动态RAM
特点
时钟频率： 200 ， 166 ， 143 ， 133 MHz的
完全同步;引用到的所有信号
时钟上升沿
隐藏行存取/预充电银行内部
单3.3V电源
LVTTL接口
可编程突发长度
- （ 1，2， 4，8，全页）
可编程突发序列：
顺序/交错
自刷新模式
自动刷新（ CBR ）
4096刷新周期每64毫秒（ COM ，印第安纳州， A1
级）或16毫秒（ A2级）
随机列地址每个时钟周期
可编程CAS延迟时间（ 2 ， 3个时钟）
突发读取/写入和突发读/写单
作战能力
突发终止突发停止和预充电
命令
选项
包装：
54-pin TSOP II
54-ball FBGA (8mm x 8mm)
工作温度范围
商用（ 0
o
C至+70
o
C)
工业级（-40
o
C至+ 85
o
C)
Automotive Grade A1 (-40
o
C至+ 85
o
C)
Automotive Grade A2 (-40
o
C至+105
o
C)
2009年11月
概观
ISSI
's 64Mb Synchronous DRAM is organized as 1,048,576
位×16位×4行，以提高性能。该
同步DRAM实现高速数据传输
采用流水线结构。所有输入和输出信号
参考时钟输入的上升沿。
关键时序参数
参数
CLK周期时间
CAS Latency = 3
CAS Latency = 2
CLK频率
CAS Latency = 3
CAS Latency = 2
从时钟存取时间
CAS Latency = 3
CAS Latency = 2
-5
5
7.5
200
133
5
6
-6
6
7.5
166
133
5.4
6
-7
7
7.5
143
133
5.4
6
单位
ns
ns
兆赫
兆赫
ns
ns
地址表
参数
CON组fi guration
刷新计数
4M ×16
1M ×16× 4
银行
COM /工业。
4K/64ms
A1
4K/64ms
A2
4K/16ms
A0-A11
A0-A7
BA0 ， BA1
A10/AP
行地址
列地址
银行地址引脚
自动预充电引脚
2006集成芯片解决方案， Inc.保留所有权利。 ISSI公司保留更改本规范及其产品在任何时候，恕不另行通知。 ISSI不承担任何
因本文所描述的任何信息，产品或服务的应用或使用的法律责任。建议客户获取该设备规范的最新版本依赖于前
任何公开信息及订货产品之前。
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1
IS42S16400F
IS45S16400F
概述
64MB的SDRAM是高速CMOS ，动态
随机存取存储器的设计在3.3V操作
含67,108,864位内存系统。国内
配置为四组的DRAM ，具有同步
界面。每个16777216位银行的组织结构4096
行，256列16位。
The 64Mb SDRAM includes an AUTO REFRESH MODE,
和节电，省电模式。所有的信号都
登记在时钟信号CLK的上升沿。
所有输入和输出都是LVTTL兼容。
The 64Mb SDRAM has the ability to synchronously burst
在高数据速率的自动列地址的数据
一代，有能力内部银行之间的交错
隐藏预充电时间和能力，以随机
在更改地址栏上的每个时钟周期
突发存取。
在突发年底启动自定时行预充电
序列是可用的自动预充电功能
启用。预充电一家银行在访问中的一个
其他三家银行将隐藏预充电周期，并提供
无缝的，高速的，随机存取操作。
SDRAM的读取和写入访问被爆导向出发
在选定的位置，并继续进行编程
在编程顺序位置号。该
激活命令的登记开始访问，
其次是读或写命令。在ACTIVE
命令与注册地址位结合
用于选择和行要访问（ BA0 ，
BA1 select the bank; A0-A11 select the row). The READ
或与地址位一起写命令
注册的用于选择起始列位置
对于突发的访问。
可编程的读或写突发长度由
1，2， 4和8的位置，或整页，用一个脉冲串终止
选项。
功能框图
CLK
CKE
CS
RAS
CAS
WE
A10
DQM
命令
解码器
＆放大器;
时钟
发电机
DATA IN
卜FF器
16
16
模式
注册
12
刷新
调节器
DQ 0-15
自
刷新
调节器
A11
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
BA0
BA1
12
16
数据输出
卜FF器
V
DD
/V
DDQ
GND / GNDQ
16
刷新
计数器
4096
4096
4096
4096
行解码器
多路复用器
12
记忆细胞
ARRAY
ROW
地址
LATCH
12
ROW
地址
卜FF器
BANK 0
SENSE AMP I / O GATE
COLUMN
地址锁存
8
256K
(x 16)
银行控制逻辑
串计数器
COLUMN
地址缓冲器
列解码器
8
2
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引脚配置
封装代码： B 54球FBGA （顶视图） （ 8毫米×8 mm主体， 0.8毫米球间距）
1 2 3 4 5 6 7 8 9
A
B
C
D
E
F
G
H
J
GND DQ15 GNDQ
DQ14 DQ13 VDDQ
DQ12 DQ11 GNDQ
DQ10 DQ9 VDDQ
DQ8
NC
GND
CKE
A9
A6
A4
VDDQ DQ0
GNDQ DQ2
VDDQ DQ4
GNDQ DQ6
VDD
DQ1
DQ3
DQ5
VDD DQML DQ7
CAS
BA0
A0
A3
RAS
BA1
A1
A2
WE
CS
A10
VDD
DQMH CLK
NC
A8
GND
A11
A7
A5
引脚说明
A0-A11
A0-A7
BA0 ， BA1
DQ0到DQ15
CLK
CKE
CS
RAS
CAS
行地址输入
列地址输入
银行选择地址
数据I / O
系统时钟输入
时钟使能
芯片选择
行地址选通命令
列地址选通命令
WE
LDQM ， UDQM
V
dd
GND
V
DDQ
GNDQ
NC
写使能
X16输入/输出面膜
动力
地
电源的I / O引脚
地面的I / O引脚
无连接
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IS45S16400F
销刀豆网络gurations
54引脚TSOP - II型
V
DD
DQ0
V
DD
Q
DQ1
DQ2
GNDQ
DQ3
DQ4
V
DD
Q
DQ5
DQ6
GNDQ
DQ7
V
DD
LDQM
WE
CAS
RAS
CS
BA0
BA1
A10
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
GND
DQ15
GNDQ
DQ14
DQ13
V
DD
Q
DQ12
DQ11
GNDQ
DQ10
DQ9
V
DD
Q
DQ8
GND
NC
UDQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
GND
引脚说明
A0-A11
A0-A7
BA0, BA1
DQ0 to DQ15
CLK “
CKE =
CS
RAS =
CAS
行地址输入
列地址输入
银行选择地址
数据I / O
系统时钟输入
时钟使能
芯片选择
行地址选通命令
列地址选通命令
WE
LDQM
UDQM
V
dd
GND¤
V
DDQ
GND
q
NC
写使能
x16 Lower Byte, Input/Output Mask
x16 Upper Byte, Input/Output Mask
动力
地
电源的I / O引脚
地面的I / O引脚
无连接
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引脚功能
符号
A0-A11
TSOP针脚号
23 to 26
29至34
22, 35
TYPE
输入引脚
功能（详细）
地址输入： A0 - A11在活动进行采样
command (row-address A0-A11) and READ/WRITE command (A0-A7
与A10限定自动预充电）选择一个位置从存储器阵列的
in the respective bank. A10 is sampled during a PRECHARGE command to deter-
mine if all banks are to be precharged (A10 HIGH) or bank selected by
BA0, BA1 (LOW). The address inputs also provide the op-code during a LOAD
模式寄存器命令。
输入引脚
输入引脚
输入引脚
银行选择地址： BA0和BA1定义了银行ACTIVE ， READ，WRITE
或者预充电命令被应用。
CAS ，
在与结合
RAS
和
WE ，
形成设备的命令。见
"Command真相Table"对设备命令的详细信息。
所述CKE输入确定CLK输入是否被使能。下一个上升沿
CLK信号的时候是CKE高的和无效的低电平时，将是有效的。当CKE
为低电平时，器件会在两种省电模式下，时钟挂起模式，或自
刷新模式。 CKE是一个异步输入。
CLK是主时钟输入此设备。除CKE ，所有输入到该设备
同步于该引脚的上升沿被获取。
CS输入确定装置内的命令输入是否被使能。
指令输入时启用
CS为低，失效和CS为高电平。该
设备保持在以前的状态时
CS为高电平。
DQ0 to DQ15 are I/O pins. I/O through these pins can be controlled in byte units
使用LDQM和UDQM引脚。
LDQM和UDQM控制I / O缓冲器的下限和上限字节。在读
模式， LDQM和UDQM控制输出缓冲器。当LDQM UDQM或为低，
相应的缓冲区的字节使能，而当高，残障人士。输出
进入高阻状态时LDQM / UDQM高。此功能cor-
回应
OE在传统的DRAM 。在写入模式下， LDQM和UDQM控制
输入缓冲器。当LDQM UDQM或为低，相应的缓冲区的字节是恩
禁止时，并且数据可以被写入到该设备。当LDQM UDQM或为高，输入
数据被屏蔽，不能写入设备。
RAS ，
与联
CAS
和
WE ，
形成设备的命令。看到"Com-
普通话真相Table"项目对设备命令的详细信息。
WE ，
与联
RAS
和
CAS ，
形成设备的命令。看到"Com-
普通话真相Table"项目对设备命令的详细信息。
V
DDQ
是输出缓冲器的电源。
V
dd
是设备内部电源。
GND
q
是输出缓冲器地面。
GND是设备内部的地面上。
BA0, BA1
CAS
CKE =
20, 21
17
37
CLK “
CS
38
19
输入引脚
输入引脚
DQ0到
DQ15
LDQM ，
UDQM
2, 4, 5, 7, 8, 10,
11,13, 42, 44, 45,
47, 48, 50, 51, 53
15, 39
DQ引脚
输入引脚
RAS
WE
V
DDQ
V
dd
= GND
q
= GND
18
16
3, 9, 43, 49
1, 14, 27
6, 12, 46, 52
28, 41, 54
输入引脚
输入引脚
电源引脚
电源引脚
电源引脚
电源引脚
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5
QQ：2881677436 复制
