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IOP 480 AA
设计说明版本1.3
2002年3月
设计说明文档
A.
受影响的芯片版本
产品型号
IOP480-AA60PI
IOP480-AA66PI
IOP480-AA60BI
IOP480-AA66BI
描述
60MHz的本地总线
208引脚PQFP产品
66MHz的本地总线
208引脚PQFP产品
60MHz的本地总线
225引脚PBGA产品
66MHz的本地总线
225引脚PBGA产品
状态
在生产1999年10月
在生产1999年10月
在生产1999年10月
在生产1999年10月
本文档详细设计说明如下硅：
产品
IOP 480 AA
IOP 480 AA
IOP 480 AA
IOP 480 AA
B.
文档状态
以下文档是硅的基线功能描述。
勘误表被定义为受影响的硅不匹配的行为
行为本文档中详细介绍。
文件
IOP 480数据手册
IOP 480 AA勘误表
调整
2.0
SEE
www.plxtech.com
对于最新版本
描述
公布的数据显示图书
IOP 480勘误表
文档
出版日期
2000年7月
C.
#
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设计说明概要
描述
结束时的转移（ EOT ）在链结回写DMA结束链接模式
DMA通道2 （ EOTx ＃ ）结束传递的断言一致ADS ＃
零等待状态SRAM写入
使用外部本地主写IOP与WAIT ＃ 480的内部配置寄存器
要插入的等待状态
修改内部配置寄存器影响正在进行的转移
IOP 480的缓冲区在3.3伏信号的操作环境
LCSX ＃芯片选择输出的延迟时， IOP 480发起访问的SRAM
CompactPCI热插拔插入位状态
DMPAF ＃ （直硕士可编程几乎满）否定时机
消息组数据损坏，如果预取队列（入站免费名单FIFO预取和/或
出站邮册FIFO预取）已启用
本地总线超时与SDRAM
使用存储控制器时， WAIT ＃输入信号
机密
文件编号： DN- IOP 480版本AA - SIL- 1.3
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ALE输出时序
PCI延迟读模式位（ PCICTL [25] ）
电源管理接口规范版本支持
D.
1.
设计说明
结束时的转移（ EOT ）在链DMA结束链接
模式与回写
设计问题：
当回写周期被启用（ C0MODE [16] = 1和/或C1MODE [16] = 1）
在DMA传输与链接启用（ C0MODE [9 ] = 1和/或
C1MODE [9] = 1），眼压480将数据写回的DMA描述符的值为零
中的字节计数字段。但是，如果同时启用了EOTx ＃结束Link模式
（ C0MODE [20 ] = 1和/或C1MODE [20] = 1）和一个EOTx ＃权发生作为最后
在DMA中的链路数据已传送，随后的写回零
发生两次。两个写回将写入同一地址具有相同的
值0（零） 。
建议：
应该有除了波形看起来有点古怪没有显着影响。
2.
DMA通道2结束传输与（ EOTx ＃ ）断言
暗合了ADS ＃
设计问题：
如果转移（ EOTx ＃ ）的一端时， IOP 480的断言ADS ＃是断言
一个DMA通道2传送过程中，两（2）的话将被转移，而不是
一（1）将DMA前字终止。 DMA的0和1，在另一方面，
如果一个EOTx ＃被断言在同一时钟周期只传输一（1）字
ADS ＃ 。
机密
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3.
零等待状态SRAM写入
设计问题：
内存控制器配置寄存器允许设置零等待状态
SRAM写入。然而， IOP 480不支持零等待状态写入
本地总线异步SRAM 。零等待状态读取来自外部
异步SRAM不会受到影响，因为他们并不需要的这种切换
MWE ＃信号。
建议：
1.使用1等待状态写访问外部异步SRAM时
(WDD=1).
2.使用SDRAM ，而不是SRAM，用于快速访问内存。
3.使用SBSRAM 。
4.
外部本地主写IOP 480的内部
与WAIT ＃配置寄存器被用来插入
等待状态
设计问题：
该WAIT ＃输入可用于通过外部本地总线主机插入等待
指出当访问IOP 480的内部配置寄存器，或当
直接主期间访问PCI总线的访问。
在配置写入，等待＃必须有效（由外部本地
主站）前READY ＃至少两（ 2 ）个时钟断言的IOP 480 ，
为眼压480 ，以感测等待＃输入。最早的READY ＃将被置位
是七（7）个时钟的ADS ＃的断言后。因此，为了确保
WAIT ＃由IOP 480的认可，等待＃应不迟于断言没有
五（5 ）的ADS ＃断言后的时钟。的等待＃断言任何超过
五（5）的ADS ＃的断言后的时钟可以由IOP 480被忽略。
如果IOP 480没有检测WAIT ＃它只会断言READY ＃为一个时钟
（想想周期已经结束） ，而不是等到WAIT ＃被否定。
只有这个问题适用于当外部本地主机写入到IOP 480
内部配置寄存器。
机密
文件编号： DN- IOP 480版本AA - SIL- 1.3
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建议：
在一个本地主写的IOP 480的内部配置寄存器，断言
不迟于五（5 ）个时钟等待＃的ADS ＃的断言之后，这将确保
该IOP 480可识别等待＃至少两（2）个时钟便发出之前
READY ＃ 。
5.
修改内部配置寄存器，影响导通
持续转移
设计问题：
IOP 480的内部寄存器设置（用于修改正在进行的周期）不应该
修改，直到芯片不再做这样的循环。例如，关闭
突发启用了一阵，中间是禁止的。
6.
IOP 480的缓冲区在3.3伏信令操作
环境
设计问题：
在IOP 480有一个被设计在任何一个5操作通用缓冲区
伏或3.3伏的信号环境。眼压480具有3.3伏的芯和
I / O缓冲区是5伏宽容。
在PCI V2.2规范指定钳位二极管，以地面和VCC时
在3.3伏的信号环境中运行。在5伏的信号环境中，
高钳位二极管是可选的。钳位二极管的目的是为了确保
当存在接收设备的可靠性和信号完整性
过大的电压瞬变对总线和改善PCI总线的信号完整性。
在IOP 480缓冲器具有钳位二极管到地，但没有一个二极管到VCC
（眼压480实际上有几个二极管串联） 。基于可靠性和
信号完整性的评估，在IOP 480将两个5伏正常操作，并
3.3伏的信号环境中可能的电路配置，即使它有
多个高钳位二极管串联。一些电路模拟的结果是
如下所述。如果IOP 480是在超过了一个配置中使用
这些模拟的情况，请联系PLX 。
·
眼压480缓冲器不容易受到来自输入信号电压的损害
瞬变叫出来的规范（高达7.1伏） 。事实上，眼压480
将可靠地运行承受的电压尖峰高达11伏特。
机密
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·
在IOP 480 PCI输入缓冲器的响应是在各种模拟
极端的配置。例如，带12“的PCI迹长度， 90欧姆
总线阻抗， 0摄氏度， 3.6伏和正在推动一个强大的
输出缓冲器（眼压480输出缓冲器具有35欧姆的输出阻抗） ，在
IOP 480正确地解释了扭曲的数字波形到正确的
理想的数字波形。可从该图和其他波形
您的PLX区域销售经理或现场应用工程师。
因此，如果IOP 480是一个3.3伏的电路，连接到其它PCI的一部分
装置，它将正确地解释信号失真。如果有非IOP 480
在PCI总线上的设备，它们也将能够解释失真信号
妥善若含有高钳位二极管。
7.
LCSX ＃芯片选择输出延迟，当IOP 480
发起访问SRAM
设计问题：
如果DRAM刷新周期已启用（默认） ，持续更新周期将抢占
LCSX ＃断言。当IOP 480即将发起一个周期的局部总线上
（在LCSX ＃区域中的一个） ， DRAM刷新周期可能会在与跳
在LCSX ＃断言未来。在这种情况下， ADS ＃ ，ALE，和本地地址
仍然会产生，但LCSX ＃不会产生直到刷新周期是
完成。正在传输的任何数据都将在这段时间内保持在公共汽车上
（等待READY ＃ ），所以其结果是没有影响的数据传输。
然而，在LAD总线上的复用的地址可能已被改变成数据
LCSX ＃最终生成的时间（当刷新周期已经结束） 。
建议：
1.锁存的马总线而不是在LAD总线上的解复用的地址。
2.始终锁存器和ADS ＃或ALE无论LCSX ＃地址。
3.关闭刷新周期时，不使用DRAM 。
8.
CompactPCI热插拔插入位状态
设计问题：
在IOP 480热插拔插入位（ HSCSR [7] ）默认值为零（ 0 ）复位后。
这可以被认为是违反了PICMG 2.1 R1.0 CompactPCI热插拔
规范。这种情况将导致一个问题，如果主板开关闭合
机密
文件编号： DN- IOP 480版本AA - SIL- 1.3
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