Z9975
3.3V ， 150MHz的，多输出零延迟缓冲器
产品特点
输出频率高达150MHz
TM
TM
处理器
支持的Power PC和奔腾
15时钟输出：频率可配置
两个参考时钟输入动态切换
输出三态控制
扩频兼容
3.3V电源
工业级温度范围。范围：-40 ° C至+ 85°C
52引脚TQFP封装
反馈率选型表
输入
VCO_Sel1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
VCO_Sel0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
fselFB0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
fselFB1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
输出
QFB
VCO/8
VCO/12
VCO/16
VCO/24
VCO/16
VCO/24
VCO/32
VCO/48
VCO/4
VCO/6
VCO/8
VCO/12
VCO/8
VCO/12
VCO/16
VCO/24
产品说明
该Z9975是一种低成本3.3V零延迟时钟驱动器
高速信号缓冲和再分配。
它为设计者提供了选择的灵活性
通过fsela选择不同的输出/输入频率比，
fselb ， fselc ， fselFB （0 ：1），和VCO_sel输入设置。
在Z9975集成了PLL技术，零延迟
传播从输入到输出。该PLL反馈
从外部提供的传播延迟调整和
分频比的选择按表1 。
在Z9975拥有独立输出三家银行
分频器阶段。这些分压器让银行有
不同的频率按表2 。
TCLK0和TCLK1 1顷可选择的输入参考
时钟，并且可以在操作期间动态地切换
以提供调制和相移的设计。
该器件包括一个禁止主复位信号
输出为三态（高阻）模式，并重置所有
内部数字电路（不包括锁相环） 。
输出使能， OE ，输入引脚可用于关闭
的Qa （0 ：4）， QB （0 ：4），和Qc的（0： 3 ）的一个低态输出。所有
输出保持为低的输入时钟被关闭。
表1
引脚配置
Qb0
VDDB
NC
VSSC
Qc3
VDDC
QC2
VSSC
QC1
VDDC
QC0
VSSC
VCO_Sel0
52 51 50 49 48 47 46 45 44 43 42 41 40
VSSA
先生＃
OE
fselb
fselc
PLL_EN
fsela
TCLK_SEL
TClk0
TClk1
VCO_Sel1
VDDI
VDDA
1
2
3
4
5
6
7
8
9
10
11
12
13
39
38
37
36
35
34
33
32
31
30
29
28
27
VSSB
QB1
VDDB
Qb2
VSSB
Qb3
VDDB
Qb4
FB_IN
VSSFB
QFB
VDDFB
NC
Z9975
14 15 16 17 18 19 20 21 22 23 24 25 26
VDDA
Qa0
VSSA
Qa1
VDDA
Qa2
fselFB1
VSSA
Qa3
VDDA
Qa4
VSSI
fselFB0
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文件编号： 38-07091牧师* B
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第1页8
Z9975
3.3V ， 150MHz的，多输出零延迟缓冲器
输出频率选择表
（ VCO_Sel1 = 0）
输入
VCO_sel0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
fsela
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
fselb
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
fselc
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
QA （0： 4）
VCO/4
VCO/4
VCO/4
VCO/4
VCO/8
VCO/8
VCO/8
VCO/8
VCO/8
VCO/8
VCO/8
VCO/8
VCO/16
VCO/16
VCO/16
VCO/16
输出频率选择表
（ VCO_Sel1 = 1）
输入
输出
fselb
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
fselc
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
QA （0： 4）
VCO/2
VCO/2
VCO/2
VCO/2
VCO/4
VCO/4
VCO/4
VCO/4
VCO/4
VCO/4
VCO/4
VCO/4
VCO/8
VCO/8
VCO/8
VCO/8
QB （0： 4）
VCO/2
VCO/2
VCO/4
VCO/4
VCO/2
VCO/2
VCO/4
VCO/4
VCO/4
VCO/4
VCO/8
VCO/8
VCO/4
VCO/4
VCO/8
VCO/8
qc的（0： 3）
VCO/4
VCO/6
VCO/4
VCO/6
VCO/4
VCO/6
VCO/4
VCO/6
VCO/8
VCO/12
VCO/8
VCO/12
VCO/8
VCO/12
VCO/8
VCO/12
VCO_sel0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
fsela
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
输出
QB （0： 4）
VCO/4
VCO/4
VCO/8
VCO/8
VCO/4
VCO/4
VCO/8
VCO/8
VCO/8
VCO/8
VCO/16
VCO/16
VCO/8
VCO/8
VCO/16
VCO/16
qc的（0： 3）
VCO/8
VCO/12
VCO/8
VCO/12
VCO/8
VCO/12
VCO/8
VCO/12
VCO/16
VCO/24
VCO/16
VCO/24
VCO/16
VCO/24
VCO/16
VCO/24
表2
表3
I / O
I
I
I
I
引脚说明
PIN号
2
3
7,4, 5
6
引脚名称
先生＃
OE
FSEL （A ， B，C ）
PLL_EN
描述
低电平有效主复位引脚。它有一个250KΩ内部上拉。当强制拉低，所有输出
处于三态（高阻）和内部的比例分频器复位。
高电平输出使能引脚。它有一个250KΩ内部上拉。当强制拉低，QA （ 0 ： 4 ） ，
QB （0 ：4），和Qc的（0 ：3）的输出被停止在低电平状态。 Q FB个不受该信号下进行。
输入选择引脚用于设定输出分频器时的Qa （0 ：4）， QB （0 ：4），和Qc的（0 ：3）的
分别。每个引脚都有一个内部250KΩ上拉了下来。见表2 ，第3页。
输入引脚绕过PLL 。它有一个内部250KΩ的上拉。当被迫低，
输入参考时钟（施加在TCLK0 ，或TCLK1 ）绕过PLL和驱动
除法器，典型地为设备的测试。在这种情况下，PLL被禁用。
输入引脚，用于选择TCLK0或TCLK1作为输入参考。当TCLK_sel = 0， TCLK0是
选，当TCLK_sel = 1， TCLK1被选中。该引脚有一个250KΩ内部上拉下来。
输入引脚用于将参考时钟的PLL 。有源输入被选中
TCLK_sel ，针＃ 8 TCLK0有一个250KΩ内部上拉下来。 TCLK1有一个250KΩ内部
拉。
输入选择引脚用于设置反馈分频比为QFB输出引脚＃ 29 。见表1 ，
第1页。每个引脚都有一个250KΩ内部上拉下来。
高驱动器，低电压CMOS ，输出时钟缓冲器，银行的Qa 。他们的分频比为
通过fsela编程，脚＃ 7 。
低电压CMOS输出反馈时钟内部PLL 。分频比这
输出由fsleFB （ 1 0）置位。延迟电容，或跟踪可能被应用到该引脚，以
控制输入参考/输出银行的相位关系。
反馈输入引脚。典型地连接到Q FB个输出，用于访问信息反馈到
该PLL 。它有一个250KΩ内部上拉。
8
9,10
TCLK_SEL
TCLK （0： 1）
I
I
14, 20
25,23,21,
18,16
29
fselFB （0： 1）
QA （0： 4）
QFB
I
O
O
31
FB_IN
I
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第3页8
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3.3V ， 150MHz的，多输出零延迟缓冲器
引脚说明（续）
PIN号
11
引脚名称
VCO_Sel1
I / O
I
描述
输出处选择包含一个内部下拉电阻。当悬空或拉
到VSS （逻辑0 ）的输出频率由输出频率如表2所示，当描述
驱动到VDD（逻辑1）时，输出频率由表3中所述。
高驱动器，低电压CMOS ，输出时钟缓冲器，银行QB 。他们的分频比为
通过fselb编程，引脚＃ 4 。
高驱动器，低电压CMOS ，输出时钟缓冲器，银行Qc的。他们的分频比为
通过fselc编程，针＃5 。
输入选择引脚用于设置VCO输出分频器。它有一个250KΩ内部上拉下来。
如果VCO_sel = 0，则PLL的压控振荡器的输出是由2。如果VCO_sel = 1，则PLL的分
VCO的输出是通过4见图1 ，第2页分;表1中，第1页，表2，第3页。
这些引脚内部没有连接。它们可以连接到一个接地平面。
电源输入逻辑电路。
地为输入的逻辑电路。
电源和地引脚，内部模拟电路。
3.3V电源的QA（ 0 ： 4 ）输出组，和fselFB1输入。
为的Qa共同点（ 0 ： 4 ）输出组，和fselFB1输入。
电源和地引脚QFB输出和FB_In输入引脚和数字电路。
3.3V电源为QB （ 0 ： 4 ）的输出库。
对于QB共同点（ 0 ： 4 ）的输出库。
3.3V电源的QC（ 0 ： 3 ）输出库和VCO_sel引脚。
QC方面的共同点（ 0 ： 3 ）输出库和VCO_sel引脚。
模拟地
40,38,36,
34,32
50,48,46,
44
52
QB （0： 4）
qc的（0： 3）
VCO_Sel0
O
O
I
27,42
12
15
13,
17,22,26
19,24
28, 30
33,37,41
35,39
45,49
43,47,51
1
N / C
VDDI
VSSI
VDDA
VDDA
VSSA
VDDFB / VSSFB
VDDB
VSSB
VDDC
VSSC
VSSA
-
P
P
P
P
P
P
P
P
P
P
P
旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些绕行
电容是不是靠近引脚的高频滤波特性将引线电感被取消
的痕迹。
无干扰的输出频率转换
习惯上，当零延迟缓冲器具有对飞“的输出时钟周期的内部计数器的变化”将：
A.包含短期或“侏儒”个时钟周期。这些是时钟周期，其中周期（ S）的短周期比任
旧的或新的频率正在被转移到。
B.含有拉伸时钟周期。这些是时钟周期，其中周期（ S）的较长的周期比任老
或新的频率，正在转变到。
此设备具体包括逻辑，以保证欠幅和拉伸的时钟脉冲，如果设备的逻辑不会发生
对下列任何或所有引脚电平变化“对飞”，而它运行： Fsela ， Fselb ， Fselc ， VCO_Sel ， FselFB1 ，
和FselFB2 。
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3.3V ， 150MHz的，多输出零延迟缓冲器
最大Ratings
输入电压相对于VSS ：
输入电压相对于VDD ：
存储温度：
工作温度：
最大电源：
VSS-0.3V
VDD+0.3V
-65 ° C至+ 150°C
-40 ° C至+ 85°C
5.5V
该器件包含电路，以保护输入
不受损坏，由于高静电压或电
场;然而，应采取预防措施，以避免
应用高于最大值的任何电压的
额定电压至该电路。为了正常工作，输入电压
和Vout的应被约束的范围内
VSS< （VIN或Vout）外部<VDD
未使用的输入必须始终连接到一个适当的
逻辑电压电平（ VSS或VDD） 。
DC参数
特征
输入低电压
输入高电压
输入低电平电流
输入高电流
输出低电压
输出高电压
静态电源电流
输入引脚电容
符号
VIL
VIH
IIL
IIH
VOL
VOH
国际直拨电话
CIN
2.4
-
-
-
-
20
8
民
VSS
2.0
典型值
-
-
最大
0.8
VDD
-100
100
0.5
单位
VDC
VDC
A
A
V
V
mA
pF
每个输入
IOL = 20毫安
IOH = - 20毫安
条件
适用于所有输入信号。
* VDD = 3.3V ±5％ ， TA = -40 ° C至+ 85°C
°
°
PLL参数交流
特征
最大PLL锁定时间
VCO锁定范围
TCLK （ 0 ： 1 ）输入的上升/下降
时间
输入参考频率
输入参考占空比
符号
TLOCK
FVCO
Tinr ， Tinf
FREF
fREFpw
注2
25
200
民
典型值
最大
10
500
3
注2
75
单位
mS
兆赫
nS
兆赫
%
条件
稳定的电力供应&有效时钟
呈现在TCLK （ 0 ： 1 ）引脚。
FselFB （0： 1）= / 4 /12
* VDD = 3.3V ±5％ ， TA = -40 ° C至+ 85°C
°
°
注1 ：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序是
不是必需的。
注2 ：
输入参考频率是由分频器选择和VCO的锁定范围的限制。
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