【SG750低EMI时钟发生器ALI- M1541用于Socket 7的使用AGP主板和手机奔腾II的】,IC型号IMISG750CYB,IMISG750CYB PDF资料,IMISG750CYB经销商,ic,电子元器件-51电子网

SG750

低EMI时钟发生器ALI- M1541用于Socket 7的使用AGP主板和手机

奔腾

II的设计。

批准的产品

频率表（兆赫）

产品特点

中央处理器

66.8

83.3

90.0

100

AGP

66.8

55.53

60.0

66.6

PCI

33.4

37.5

27.77

30.0

33.3

支持奔腾，奔腾II ， M2 & K6处理器。

支持移动奔腾II

支持同步和异步PCI 。

3个CPU时钟

3 AGP时钟

截至12 SDRAM的时钟3 DIMS

6个PCI同步时钟

可选择普通或混合供电方式：

（ VDD = VDDP = VDDC = 3.3V ）或

（ VDD = VDDP = 3.3V ， VDDC = 2.5V ）

< 250PS之间的歪斜CPU或SDRAM时钟

< 250PS歪斜之中PCI时钟

I C 2线串行接口

可编程寄存器特色：

- 无跳线频率选择

- 启用/禁用每个输出引脚

- 模式为三态，测试或正常

电源管理功能

48兆赫支持USB

内部晶体负载电容

48引脚SSOP封装

扩频技术降低EMI

接线图

IMISG750

VDD

REF/SW15

VSS

XIN

XOUT

VDDP

PCI_F/S1

PCI0/S2

VSS

PCI1

PCI2

PCI3

PCI4

VDDP

PCI5/SDIN

VSS

CPU_STP#/SDRAM11

PCI_STP#/SDRAM10

VDDS

AGP_STP#/SDRAM9

PWR_DWN#/SDRAM8

VSS

SDATA

SCLK

框图

XIN

REF

XOUT

REF

VDDC

SW15

PCI_STP ＃

CPU_STP ＃

VDDP

的CPU （0： 2）

PCI （ 1:4）

AGP_STP ＃

PWR_DWN ＃

SDIN

模式

PCI （ 0_F ）

PCI5

VDDP

VDDS

SDRAM（ 0：7 ）

SDRAM_FB

AGP （1： 2）

AGP0

SDRAM （ 8:11 ）

SDATA

SCLK

控制

逻辑

VDDA

AGP1

AGP2

VSS

CPU0

CPU1

VDDC

CPU2

SDRAM_FB

VSS

SDRAM0

SDRAM1

VDDS

SDRAM2

SDRAM3

VSS

SDRAM4

SDRAM5

VDDS

SDRAM6

SDRAM7

VSS

48MHZ / S0

AGP0 / MODE

PLL2

48兆赫

国际微电路， INC 。 525 LOS COCHES ST 。

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II的设计。

批准的产品

引脚说明

引脚数

引脚名称

XIN

XOUT

PCI_F

PWR

VDD

VDDP

I / O

我， PU

TYPE

OSI

OSO

描述

这些引脚组成一个片上参考振荡器时，连接到的终端

外部并联谐振晶体（标称14.318兆赫）。心也可以作为

输入为外部产生的基准信号。

如果外部输入refernce时， 5脚悬空。

这是一个双向引脚。上电时，该引脚为输入频率

S1选择控制位（见第1页，和应用笔记的第12页）。

当功率达到钢轨（参照图1 ，第4页），该输入选择锁存

在内部，该管脚变为低偏移PCI时钟输出

不

停止

当PCI_STP ＃（引脚18） ascerted低。

这是一个双向引脚。上电时，该引脚为输入频率

S2选择控制位（见第1页，和应用笔记的第12页）。

当功率达到钢轨（参照图1 ，第4页），该输入选择锁存

在内部，该管脚变为低偏移PCI时钟输出。

这是一个双向引脚。其功能是通过PIN2 （ SW15 ）上电设置。

如果SW15高（带内部上拉默认值），则该引脚是一个PCI5输出。

如果SW15低（参见第11页的应用笔记），然后引脚15为输入外部

产生SDRAM的时钟源。

低偏移（ <250pS ）的时钟输出， PCI频率。本站由VDDP 。

这是一个双向引脚。上电时，该引脚为输入“模式”为

选择销17 & 18时， MODE设置为高电平（默认情况下，内部的方向

拉），这些位是SDRAM （ 10:11 ）输出。当MODE为低（见应用笔记

在第11页），引脚17 & 18成为输入，用于电源管理的目的。

当功率达到钢轨（参照图1 ，第4页），该输入选择锁存

在内部，这个引脚变为AGP0时钟输出。（请参阅表1，第1页）

这些引脚是AGP时钟输出。（请参阅表1，第1页）

低偏移主机时钟输出。（请参阅频率表1 ，第1页。）

低偏移SDRAM时钟输出。它们是由VDDS供电。

这些都是双向引脚。当“模式” （ pin25 ）被置高，他们是

SDRAM （ 8:11 ）时钟输出。

当“模式”低，这些引脚成为输入，电源管理功能。

如果CPU_STP ＃为低电平，则CPU （ 0 ： 2 ）停止在很低状态

如果PCI_STP ＃为低电平时，则PCI （ 0 ： 4 ）停止在很低的状态。

如果AGP_STP ＃为低电平时，则AGP （ 0 ： 2 ）停止在很低状态

如果PWR_DWN ＃为低电平时，则压控振荡器的晶体和缓冲区停在低

国家把IC进入关断模式。

这是一个双向引脚。上电时，该引脚为输入，用于选择

引脚15的方向（见第1页，并在第11页的应用笔记）。

当功率达到钢轨（参照图1 ，第4页），该输入选择锁存

在内部，该管脚变为结晶的缓冲输出。

这是一个双向引脚。上电时，该引脚为输入频率

选择S0控制位（参见第11页第1页&应用笔记）。

当功率达到钢轨（参照图1 ，第4页），该输入选择锁存

在内部，这成为一个48 MHz的USB时钟输出。

串行数据的I

空调控制界面。这种双向引脚接收数据流

从I2C总线输出的确认用于以下飞利浦IC有效数据

从设备的标准。

串行时钟为我

空调控制界面。

PCI0

VDDP

VDDS

我， PU

PCI5

SDIN

PCI （ 1:4）

模式

10,11,12,13

AGP0

46, 47

44, 43, 41

38,37,35,34,32,

31,29, 28, 40

18,17,20, 21

AGP （1： 2）

的CPU （0： 2）

SDRAM（ 0：7 ）

SDRAM_FB

SDRAM

(8:11)

CPU_STP ＃

PCI_STP ＃

AGP_STP ＃

PWR_DWN ＃

VDDS

VDDA

VDDC

VDDS

我， PU

SW15

REF

VDD

VDDS

我， PU

I / O ，

我， PU

48MHz

SDATA

SCLK

VDDS

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II的设计。

批准的产品

引脚说明（续）

引脚数

3, 9, 16, 22, 27,

33, 39, 45

6,14

19,30,36

引脚名称

VSS

VDD

VDDP

VDDS

VDDC

VDDA

PWR

I / O

PWR

TYPE

常见的接地引脚。

描述

电源的引脚2和4

电源的引脚7,8,10,11,12,13和15

电源的引脚17 ， 18 ， 20 ， 21 ， 23,24 ， 25 ， 26 ， 28 ， 29 ， 31 ， 32 ， 34 ， 35 ， 37 ， 40 ，

和38

电源为CPU的销41,43 ，和44可被连接到3.3V或2.5V 。

电源的引脚46和47

注： “ PU ”表示内部上拉（ > 100kΩ的）连接到该引脚。

旁路电容（ 0.1μF ）应放置在尽可能靠近每个VDD ， VDDP ， VDDS ， VDDC和VDDA引脚。如果这些绕行

电容是不是靠近引脚的高频滤波特性会通过的痕迹铅电感被取消。

扩频时钟

传播中心

流传下来

频谱分析

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奔腾

II的设计。

批准的产品

扩频选型表

休息频率

以MHz为单位

所需的（实际）

50 (50.11)

60 (60.00)

66.8 (66.82)

75 (75.00)

83.3 (83.18)

90 (90.00)

100 (99.88)

休息频率

以MHz为单位

所需的（实际）

50 (50.11)

60 (60.00)

66.8 (66.82)

75 (75.00)

83.3 (83.18)

90 (90.00)

100 (99.88)

向下扩频（以MHz频率下）

F分钟

49.24

59.37

66.01

74.39

81.78

89.39

98.20

F心

49.59

59.72

66.36

74.74

82.12

89.75

98.54

SSW=0

F最大

49.94

60.07

66.71

75.09

82.46

90.11

98.88

传播

-1.40%

-1.16%

-1.05%

-0.94%

-0.84%

-0.80%

-0.70%

F分钟

48.91

59.03

65.67

74.04

81.44

89.06

97.85

F心

49.59

59.72

66.36

74.74

82.12

89.75

98.54

SSW=1

F最大

50.27

60.41

67.05

75.44

82.80

90.44

99.23

传播

-2.80%

-2.33%

-2.11%

-1.87%

-1.68%

-1.54%

-1.41%

传播中心（频率以MHz为单位）

F分钟

49.62

59.75

66.39

74.78

83.16

89.75

99.59

F心

49.97

60.10

66.74

75.13

83.51

90.11

99.94

SSW=0

F最大

50.32

60.45

67.09

75.48

83.86

90.47

100.29

传播

+/- 0.70%

+/- 0.58%

+/- 0.52%

+/- 0.47%

+/- 0.42%

+/- 0.40%

+/- 0.35%

F分钟

49.28

59.41

66.05

74.43

82.82

89.41

99.24

F心

49.97

60.10

66.74

75.13

83.51

90.11

99.94

SSW=1

F最大

50.66

60.79

67.43

75.83

84.20

90.80

100.64

传播

+/- 1.38%

+/- 1.15%

+/- 1.04%

+/- 0.93%

+/- 0.83%

+/- 0.77%

+/- 0.70%

POWER UP双向引脚时序

VDD

电源

PCI0/S2

PCI_F / S1 ， REF / SW15

48兆赫/ S0 ， AGP0 / MODE

高阻态（三态），输入

切换，输出

Fig.1

电源管理功能

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II的设计。

批准的产品

当为MODE = 0时，该设备支持的电源管理和销17，18， 20和21是输入端CPU_STP ＃， PCI_STP ＃

分别AGP_STP ＃和PWR_DWN ＃（当MODE = 1 ，这些功能不可用）。一个特定的输出

仅当启用了该IC的串行接口和这些引脚指示它应该被启用。该时钟可

根据下面的表中，以减少功率消耗禁用。所有的时钟都停在低状态。

所有的时钟保持有效的高发期的过渡，从运行到停止。在CPU ， PCI和AGP时钟过渡

运行之间并通过等待上PCI_F一个正边沿随后在时钟的负边沿停止

利息，之后被启用或者禁用高输出。见图2所示。

CPU_STP ＃

AGP_STP ＃

PCI_STP ＃

PWR_DWN ＃

中央处理器

低

运行

AGP

低

运行

低

运行

PCI

低

运行

低

运行

低

运行

低

运行

其它CLK

低

运行

XTAL & VCO

关闭

运行

电源管理时间

PCI_F

PCI_STP ＃

PCI （0： 4）

CPU_STP ＃

的CPU （0： 2）

AGP_STP ＃

AGP

(0:2)

图。 2

请注意，所有的时钟，也可以单独（异步）启用或通过2线控制IC停止

界面。在这种情况下，所有的时钟都停在了小静。

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