SC674
I
2
C时钟发生器奔腾
和奔腾
II与440LX
芯片组和4个DIMM
批准的产品
产品特点
支持
奔腾&奔腾II使用
440LX芯片组。
.
5 CPU / AGP时钟
截至16 SDRAM的时钟4个DIMM 。
7个PCI同步时钟。
可选择普通或混合供电方式：
（ VDD = VDDP = VDDC = 3.3V ）或
（ VDD = VDDP = 3.3V ， VDDC = 2.5V ）
支持电源管理
＆ LT ; 250PS歪斜CPU和SDRAM时钟。
＆ LT ; 250PS歪斜之间的PCI时钟。
I
2
C 2线串行接口
可编程寄存器特色：
- 启用/禁用每个输出引脚
- 模式为三态，测试或正常
3 IOAPIC时钟用于多处理器的支持。
56 -pin SSOP封装
频率表
SEL
0
1
中央处理器
60.0
66.6
PCI
30.0
33.3
接线图
VDD
IOAPIC3
REF
VSS
XIN
XOUT
VDDP
PCICLK_F
PCICLK1
VSS
PCICLK2
PCICLK3
PCICLK4
PCICLK5
VDDP
PCICLK6
VSS
SDRAM12
SDRAM11
VDDP
SDRAM10
SDRAM9
VSS
SDRAM16
SDRAM15
VDDP
SDATA
SDCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDC
IOAPIC1
IOAPIC2
VSS
CPUCLK1
CPUCLK2
VDDC
CPUCLK3
CPUCLK4
VSS
CPUCLK5
SDRAM1
SDRAM2
VDDP
SDRAM3
SDRAM4
VSS
SDRAM5
SDRAM6 / PD ＃
VDDP
SDRAM7 / CS ＃
SDRAM8 / PS ＃
VSS
SDRAM13
SDRAM14
VSS
SEL
模式
框图
XIN
REF
REF
XOUT
IOAPIC （1： 3）
VDDC
VDDC
SEL
SDATA
SCLOCK
PS ＃
CS ＃
PD ＃
PLL
时钟
将军
B
5
DLY
CPUCLK （ 1:5）
B
6
PCICLK （ 1：6）
PCICLK_F
B
B
16
SDRAM（ 1：5， 9时16分）
SDRAM （书1:16）
模式
PS ＃ ： PCI_STOP ＃
CS ＃ ： CPU_STOP ＃
PD ＃ ： PWR_DWN ＃
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和奔腾
II与440LX
芯片组和4个DIMM
批准的产品
引脚说明
针
号
5
针
名字
XIN
PWR
VDD
I / O
I
TYPE
OSC1
描述
片上参考振荡器输入引脚。需要任何外部
晶体（标称14.318 MHz）或外部产生的基准
信号
O型片上参考振荡器输出引脚。驱动一个外部晶振
当外部产生的基准信号的情况下，是左
悬空
频率选择输入引脚。请参阅第1页上的频率选择表。
时钟输出。第1页上指定的CPU频率表。
IOAPIC时钟为多处理器的支持。在固定频率
14.31818兆赫。 （ 2.5或3.3电源= VDDI ）
PCI总线的时钟。请参阅第1页上的频率选择表。
PCI时钟只停止在PD （引脚29） ascerted 。看
第1页上的频率选择表。
输入输出模式控制引脚，引脚35 ， 36和38
串行I2C控制接口的数据引脚。
串行I2C控制接口的时钟引脚。
接地引脚的器件。
6
XOUT
VDD
O
OSC1
30
52, 51, 49,
48, 46
55, 54, 2
9, 11, 12, 13,
14, 16
8
29
27
28
4, 10, 17, 23,
31, 34, 40,
47, 53
3
7, 15, 20, 26,
37, 43
56, 50
1
45, 44, 42,
41, 39, 22,
21, 19, 18,
33, 32, 25, 24
35
SEL
CPUCLK （ 1:5）
IOAPIC （1： 2）
PCICLK （ 1：6）
PCI_F
模式
SDATA
SCLK
VSS
-
VDDC
VDDC
VDDP
VDDP
-
-
-
-
I
O
O
O
O
I
I / O
I
P
PADI4
PU
BUF1
BUF2
BUF4
BUF4
PAD
PAD
PAD
-
REF
VDDP
VDDC
VDD
SDRAM（ 1:5） ，
(8:16)
VDDP
-
-
-
VDDP
O
P
P
P
O
BUF 4
-
-
BUF 4
在14.31818 MHz参考振荡器的缓冲副本。
3.3伏电源引脚SDRAM ， PCI和PCI_F时钟
输出缓冲器。
3.3或2.5 V电源为CPU和IOAPIC时钟缓冲器。
电源引脚的模拟电路和核心逻辑
高驱动SDRAM输出时钟。
SDRAM7
PS ＃
VDDP
-
O
I
BUF 4
PAD
PU
BUF 4
36
SDRAM6
VDDP
O
CS ＃
38
SDRAM5
-
VDDP
I
O
PAD
PU
BUF 4
PD ＃
-
I
PAD
PU
双向引脚。当MODE是高电平时，作为一个SDRAM中
时钟。当模式是低和SEL为高电平时，它作为一个输入和
当驱动为低电平时，将同步停止所有PCI时钟（除
PCI_F ）处于逻辑低电平。
双向引脚。当MODE为高电平（逻辑1 ）此引脚充当
SDRAM时钟。当MODE为低电平（逻辑0 ）和SEL为高本
销作为一个输入并且当驱动到逻辑
低的水平，将同步地停止所有的CPU时钟在逻辑低
的水平。
双向引脚。当MODE为高电平（逻辑1 ）此引脚充当
SDRAM时钟。当MODE为低电平（逻辑0 ）和SEL为高本
销作为一个输入并且当驱动到逻辑
低水平的IC将进入关断模式，
所有
国内
电路被关闭。
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电源管理功能
所有的时钟都可以单独启用或通过2线控制接口停止。所有时钟都停止在低
状态。所有的时钟保持在转变的有效高电平期间从运行到停止，在从过渡到停止
当芯片没有掉电运行。上电时，该压控振荡器将内稳定到正确的脉冲宽度
约0.2毫秒。通过在等待一个正边缘运行和停止的CPU和PCI时钟过渡
PCICLK_F后跟一个负边沿上感兴趣的时钟，之后，要么使高含量的输出的
或禁用。
当MODE = 0 ，引脚26和27是输入PCI_STOP ＃和CPU_STOP ＃分别为（当MODE = 1 ，这
功能不可用） 。特定的输出使能只有当两个串行接口和这些引脚说明
它应该被使能。该设备的时钟可以根据下表中，以减少被禁用
功耗。所有的时钟都停在低状态。所有的时钟保持有效的高发期的过渡，从
运行停止。低到PWR_DWN ＃变高后，外部电路应允许0.2 ms为单位的VCO
稳定之前，假设时钟周期是正确的。运行之间的CPU和PCI时钟过渡
通过等待一个正边沿上PCICLK_F后跟一个负边沿上感兴趣的时钟停止，之后
高水平的输出被启用或者禁用。
CPU_STOP ＃
X
0
0
1
1
PCI_STOP ＃
X
0
1
0
1
PWR_DWN ＃
0
1
1
1
1
CPUCLK
低
低
低
运行
运行
PCICLK
低
低
运行
低
运行
其他脉冲CLKs
低
运行
运行
运行
运行
XTAL &压控振荡器
关闭
运行
运行
运行
运行
电源管理时间
PCICLK_F
PCI_STOP ＃
PCICLK （0： 5）
CPU_STOP ＃
CPUCLK （0 ：3）的
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2线I C控制接口
2线控制接口实现了一个只写从站接口。该IMISC674不能被读回。子
处理不被支持，因而前面所有字节必须以改变的控制字节1被发送。 2-
线控接口，允许每个时钟输出，可以单独启用或禁用。
在正常的数据传输时， SDATA信号只有当SDCLK信号为低的变化，并且是稳定的，当SDCLK
高。有两个例外。高到SDATA低的转变，而SDCLK高，用于指示
一个数据传输周期的开始。低到SDATA而SDCLK是高高的跳变表示数据的结束
传输周期。数据总是被作为完整的8位字节，在这之后的应答被产生。的第一个字节
一个传输周期与一个读/写位为LSB的7位地址。数据首先传送MSB 。
该IMISC674将要写入响应10字节的数据（ max）与地址
D2
通过生成应答（低）
下面的接收每个字节上的SDATA线信号。该IMISC674将不会对任何其他控件响应
接口条件。以前设置控制寄存器保留。
2
串口控制寄存器
注意：
该引脚号列中列出的受影响的针数适用。该@Pup列给出状态
在真正的力量了。字节被设置为只对真正的力量了显示的值，而不是当PWR_DWN ＃
引脚被激活。
下面的地址字节（ D2）的确认，两个额外的字节必须发送：
1 ） “命令
CODE
“字节，并
2 ） “字节
计数“
字节。
虽然在这两个字节中的数据（位）被认为是“不关心”的，它们必须被发送，并且将
承认。
字节0 ：功能选择寄存器（ 1
=启用， 0 =停止）
位
7
6
5
4
3
2
1
0
@Pup
0
0
0
0
1
1
0
0
针＃
*
*
*
*
23
22
描述
保留，不要设置
保留，不要设置
保留，不要设置
保留，不要设置
48/24 MHz的
48/24 MHz的
位1位0
1
1三州
1
0保留
0
1测试模式
0
0正常
重要注意事项
保留位被用于可能
未来的功能。重要的是，它们
留在其上电逻辑在所有时间。
否则数据表规格
不能得到保证。
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芯片组和4个DIMM
批准的产品
串行控制寄存器（续）
功能表
功能
描述
三州
测试模式
普通SEL = 1
普通SEL = 0
输出
中央处理器
高阻
Tclk/2
66
60
PCI
高阻
Tclk/4
CPU/2
CPU/2
SDRAM
高阻
Tclk/2
中央处理器
中央处理器
REF
高阻
TCLK
14.318
14.318
IOAPIC
高阻
TCLK
14.318
14.318
注意事项：
1. TCLK是一个测试时钟测试模式在驱动上的新投入。
字节1 ： CPU时钟寄存器（ 1
=启用， 0 =停止）
位
7
6
5
4
3
2
1
0
@Pup
x
x
x
1
1
1
1
1
针＃
-
-
-
46
48
49
51
52
描述
版权所有
版权所有
版权所有
CPUCLK5启动/停止
CPUCLK4启动/停止
CPUCLK3启动/停止
CPUCLK2启动/停止
CPUCLK1启动/停止
字节2 ： PCI时钟寄存器
（ 1 =允许， 0 =停止）
位
7
6
5
4
3
2
1
0
@Pup
x
1
1
1
1
1
1
1
针＃
-
8
16
14
13
12
11
9
描述
版权所有
PCICLK_F启动/停止
PCICLK6启动/停止
PCICLK5启动/停止
PCICLK4启动/停止
PCICLK3启动/停止
PCICLK2启动/停止
PCICLK1启动/停止
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修订版1.7
4/23/97
第11个5
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