C9835
低EMI时钟发生器，用于英特尔
手机133 - MHz的/ 3 SO -DIMM芯片组的系统
特点
会见英特尔公司
移动133.3MHz芯片组
三个CPU时钟（ 66.6 / 100 / 133.3兆赫， 2.5V ）
六SDRAM时钟， 1 - DCLK （ 100 / 133.3兆赫， 3.3V ）
七个PCI时钟（ 33MHz的， 3.3V ），一个自由运行
两个IOAPIC时钟，同步CPU时钟（ 33.3
兆赫， 2.5V ）
一个参考时钟
两个48 MHz的固定非SSCG时钟（ USB和DOT ）
三3V66时钟（ 66.6兆赫， 3.3V）， ICH ， HUBLINK和
AGP内存
一个可选频率为VCH视频通道时钟
（ 48 - MHz的非可编程扩频时钟发生器， 66.6 MHz的CPU - SSCG ， 3.3V ）
电源管理使用掉电， CPU停止，并
PCI挡销
三个功能选择引脚（包括测试模式选择）
赛普拉斯扩频获得最佳的电磁
干扰（EMI）的还原
SMBus支持与回读
56引脚SSOP和TSSOP封装
表1.功能表
[1]
TEST ＃
0
0
1
1
1
1
SEL1
X
X
0
0
1
1
SEL0
0
1
0
1
0
1
的CPU （0： 2）
高阻
TCLK/2
66.6
100.0
133.3
133.3
SDRAM（ 0 ：5）
DCLK
高阻
TCLK/2
100.0
[2]
3V66(0:2)
高阻
TCLK/3
66.6
66.6
66.6
66.6
PCIF （ 1：6）
高阻
TCLK/6
33.3
33.3
33.3
33.3
48M(0:1)
高阻
TCLK/2
48
48
48
48
REF
高阻
TCLK
14.318
14.318
14.318
14.318
IOAPIC （ 0:10 ）
高阻
TCLK/6
33.3
33.3
33.3
33.3
100.0
[2]
133.3
100.0
[2]
注意：
1.这些是开机使用SEL1和SEL0硬件引脚选择后的频率。其它频率可以使用本设备来选择
SMBus接口。请参阅扩展频率的所有频率菱的完整列表。
2.将设置为133MHz的时候SMBUS字节3 ，第0位被设置为逻辑1 。
框图
X IN
36pF
引脚配置
REF
VDD
XIN
XO ü牛逼
VSS
VSS
3V 66_0
3V 66_1
3V 66_2 （ A G P）
VDD
P·C I_S TP ＃
P·C I_F
P·C I1
VSS
P·C I2
P·C I3
VDDP
P·C I4
P·C I5
P·C I6
VSS
AVDD
AVSS
VSS
48M 0 （U S B ）
48M 1 （ D 2 O T）
VDD
性S E L0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VSS
IO一个P IC 0
IO口P IC 1
VDDI
CPU0
VDDC
CPU1
CPU2
VSS
VSS
SDRAM0
SDRAM1
VDDS
SDRAM2
SDRAM3
VSS
SDRAM4
SDRAM5
D C LK
VDDS
V建华_C LK
VDD
P ü _S TP ＃
TE S T ＃
PD ＃
S·C LK
S.D。一个TA
性S E L1
36pF
XOUT
1
VDD
1
VDDI
IO口P IC
2
VDDC
中央处理器
R IN
VDDS
TEST ＃
性S E L 0 ， 1
三たて
s0
PD ＃
P·C I_ S T P＃
PU _STP ＃
I2 - C LK
I2 - D A TA
PLL1
R IN
PD ＃
SC LK
SDATA
I 2 C 2C LK
I2 -d一吨
PLL2
PD ＃
1
D C LK
48
2
VDDS
PCI
6
VDD
4 8 M (0 ,1 )
VDDP
P·C I（ 1：6）
SDRAM
6
VDD
3V66
3
VDDP
P·C I_ F
3 V 6 6 (0 :2 )
S.D。 R A M（ 0 ： 5 ）
3
P U（ 0 ： 2 ）
IO口P IC （ 0,1 ）
V建华_C LK
VDD
REF
C
9
8
3
5
赛普拉斯半导体公司
文件编号： 38-07303牧师**
3901北一街
圣荷西
CA 95134
408-943-2600
修订后的2002年4月5日
C9835
引脚说明
[3]
针
1
3
4
49, 50, 52
7, 8, 9
12
REF
XIN
XOUT
的CPU （0： 2）
3V66(0:2)
PCI_F
名字
PWR
VDD
VDD
VDD
3.3V 14.318 MHz的时钟输出
振荡器缓冲器输入。
连接到晶体或外部时钟。
振荡器缓冲输出。
连接到晶体。不要连接时，外部
时钟被施加在X
IN
.
3.3V固定66.6 MHz的时钟输出
3.3V PCI时钟输出。
这个时钟继续运行时PCI_STP ＃处于逻辑
低的水平。
描述
VDDC 2.5V主机总线时钟输出
VDD
VDDP
13, 15, 16, 18,
PCI （ 1：6）
19, 20
25, 26
36
34
48M(0,1)
VCH_CLK
CPU_STP ＃
3.3V PCI时钟输出。
这些时钟处于低状态时，同步停止
VDDP PCI_STP ＃被送到一个逻辑低电平。他们同步恢复运行
当PCI_STP ＃被带到一个逻辑高电平状态。
VDD
VDD
VDD
3.3V固定的48 MHz的时钟输出
3.3V可选66.6 MHz或48 MHz的时钟输出， VCH 。
扩频
仅适用于当选择66.6兆赫。通过SMBUS ，字节4位7选择。
CPU0停止时钟控制输入。
当断言只停止CPU0处于低状态
低。使用该引脚来启动和停止CPU0时钟同步保证（无短期或
长时钟）这个时钟跳变。
PCI停止时钟控制输入。
当此信号为逻辑低电平（0），所有的PCI
时钟（除PCI_F ）停在一个逻辑低电平。使用这个引脚来启动和停止PCI
钟表保证这些时钟同步（无短或长的时钟）过渡。
该引脚对PCI_F时钟没有影响。
3.3V LVTTL输入的逻辑选择。
这些引脚具有内部上拉，
通常250K （ 200K范围为800K ） 。
串行数据输入引脚。
符合一个奴隶的SMBus规范
接收/发送装置。该引脚是接收数据时的输入。它是一个开放
确认或发送数据时漏极开路输出。看到2线SMBus
第7页上的控制接口。
串行时钟输入引脚。
符合SMBus规范。看到2线
SMBUS控制接口第7页。
3.3V LVTTL兼容的输入。
当保持低电平时，器件进入掉电
模式。该引脚具有内部上拉电阻。请参阅电源管理功能上
第3页。
3.3V的LVTTL兼容的输入，用于选择测试模式。
SEE
表1中。
SDRAM的3.3V反馈时钟输出。
SEE
表1
对频率选择。看
图4
时序关系。
11
PCI_STP ＃
VDD
28, 29
SEL(0,1)
VDD
30
SDATA
VDD
31
32
33
38
SCLK
PD ＃
TEST ＃
DCLK
VDD
VDD
VDD
VDDS
39, 40, 42, 43,
SDRAM（ 0 ：5）
45, 46
54, 55
37, 44
17
53
51
2, 10, 27, 35
22
23
IOAPIC(0,1)
VDDS
VDDP
VDDI
VDDC
VDD
AVDD
AVSS
VDDS 3.3V的SDRAM时钟输出
VDDI
2.5V IOAPIC时钟输出。看
图4
时序关系。
3.3V电源的SDRAM和DCLK时钟输出缓冲器
3.3V电源PCI时钟输出缓冲器
对IOAPIC时钟输出缓冲器2.5V电源
2.5V电源为CPU时钟输出缓冲器
常见的3.3V电源
模拟电源
模拟地
常见的接地引脚
5, 6, 14, 21, 24,
VSS
41, 47, 48, 56
注意：
3.旁路电容（ 0.1
F）应放置在尽可能靠近每个正电源引脚。如果这些旁路电容不能靠近引脚的
高频滤波特性将通过迹线的引线电感被取消。
文件编号： 38-07303牧师**
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C9835
表2.扩展的频率选择（兆赫）
[4, 5, 6]
TEST ＃
1
ESEL
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
ESEL
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
SEL
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
SEL
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
的CPU （0： 2）
66.7
100
133.3
133.3
70
105
140
140
73.3
110
146.7
146.7
80
120
160
160
SDRAM（ 0 ：5），
DCLK
100
[6]
100
[6]
133.3
100
[6]
105
[6]
105
[6]
140
105
[6]
110
110
[6]
[6]
3V66(0:2)
66.6
66.6
66.6
66.6
70
70
70
70
73.3
73.3
73.3
73.3
80
80
80
80
PCI_F ，
PCI （ 1：6）
33
33
33
33
35
35
35
35
36.6
36.6
36.6
36.6
40
40
40
40
笔记
0 ％延伸
（默认）
5％延伸
10 ％的扩展
146.7
110
[6]
120
[6]
120
[6]
160
120
[6]
20 ％的扩展
电源管理功能
此设备上的电源管理是由PD ＃控制，
CPU_STP ＃和PCI_STP ＃引脚。当PD ＃为高电平（默认）
设备处于正常工作模式时，所有的信号都是活跃的。
对PD ＃信号被用于使所有的时钟为低电平时在一个
有序的方式之前，电力（除了AVDD ）为
从该部分除去。当PD ＃是断言（强制）低，
设备转换到关闭（省电）模式和所有
电源（ 3.3V和2.5V除外AVDD ），然后是
删除。当PD ＃采样为低电平时由两个连续的崛起
CPU时钟的边沿，那么所有受影响的时钟停止
注意事项：
4.
5.
6.
扩展频率只能通过SMBus接口。他们是通过SMBus字节5位0,1 accessable 。
48M （ 0,1）的时钟是恒定在48 MHz和REF是14.31818 MHz的所有表的选择不变。
将被设置为133兆赫和升压相应地，当字节3的位0被置为逻辑1 。
在他们的下一个高至低跳变低的状态。在REF和
USB时钟尽快停止在低电平状态。
当掉电（和断电之前） ，所有
输出同步地停止的状态为低（见
图1），
所有的PLL也被关闭，并且晶体振荡器
禁用。当设备关机， IC功能
也被禁用。
上电时，使用PD ＃选择引脚，所有的时钟都开始
这样的方式，以保证无故障操作，无
局部时钟脉冲。
文件编号： 38-07303牧师**
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C9835
电源管理时间
0ns
10ns
20ns
30ns
40ns
50ns
60ns
CPU 100 MHz的
3V66 66兆赫
PCI 33 MHz的
IOAPIC 33兆赫
PD ＃
SDRAM 100 MHz的
REF 14.3兆赫
VCH_CLK ， 48M （ 0,1）
图1 。
表3.电源管理电流
条件
掉电（ PD ＃ = LOW ）
CPU = 66 MHz的@最大负荷
CPU为100 MHz的@最大负荷
CPU = 133 MHz的@最大负荷
2.5V最大电流消耗
(V
DDC
= V
DDI
= 2.625)
= 1毫安
60毫安
75毫安
90毫安
3.3V最大电流消耗
(V
DD
= AV
DD
= V
DDS
= 3.465V)
= 1毫安
295毫安
295毫安
295毫安
以这样的方式启动，以保证在高脉冲
宽度为一个完整的脉冲。 PCI_F只有一个上升沿后发生
时钟控制逻辑电路被切换为CPU0输出到
成为启用/禁用。
PCI_STP ＃时序
PCI_STP ＃是输入到时钟发生器，并且由
同步于时钟驱动PCI_F输出。它是用来使
关闭PCI时钟为低功耗运行。 PCI时钟
停止在低电平状态，并开始以使得一个完整的高脉冲
宽度有保证。 PCI_F只有一个上升沿出现
后的时钟控制逻辑切换为PCI输出至
成为启用/禁用。
当退出掉电模式下，应用程序必须
供应电源V
DD
销前至少200毫秒
释放PD ＃引脚为高电平，以确保有序启动将
发生，并且，该装置产生的初始时钟
全面，正确地符合数据表中指定的相
关系。
CPU_STP ＃时序
CPU_STP ＃是输入到时钟发生器。 CPU_STP ＃是
由外部时钟控制逻辑异步置位
并在内部被同步到外部PCI_F输出。所有
其它时钟会继续运行，而CPU0时钟
禁用。在CPU0始终停止在低电平状态和
注意：
7.所有内部定时是参照CPU时钟。
8. CPU_STP ＃信号是由同步自由运行PCI_F输入信号。
如图9，图相对于133兆赫。类似的操作时， CPU为100 MHz 。
文件编号： 38-07303牧师**
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C9835
CPU(1,2)
PCI_F
TSU
TSU
CPU_STP ＃
CPU0
PCI_STP ＃
（高）
PWR_DWN ＃
（高）
图2. CPU_STP时序图
PCI_F
TSU
PCI_STP ＃
TSU
PCI （ 1：6）
CPU_STP ＃
（高）
PD ＃
（高）
图3. PCI_STP ＃时序图
[[10,11,12,13,14]
注意：
10.所有内部定时被引用到CPU时钟
11. PCI_STP ＃信号是，必须作出同步到PCI_F输出的输入信号。
12.所有其他时钟继续运行不受干扰。
13. PD ＃被理解为处于高状态。
如图14，图相对于133兆赫。当CPU为100 MHz类似的操作
文件编号： 38-07303牧师**
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QQ：2881677436 复制
