18MB流水线
DDR II SRAM
爆2
特点
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IDT71P71804
IDT71P71604
描述
IDT的DDRII
TM
爆两个SRAM是高速同步的
知性存储器具有双数据速率（DDR ），双向数据端口。
该方案允许通过在数据总线上的带宽的最大化
通过每时钟周期两个数据项。地址总线工作在
单数据速率的速度，从而允许用户向扇出地址和
简化系统设计，同时保持对数据的最大性能
接送。
在DDRII具有可扩展的输出阻抗在其数据输出总线
和回波时钟，从而允许用户调总线用于低噪声和高
性能。
在DDRII SRAM的所有接口都HSTL ，允许速度
除此之外，使用任何形式的TTL接口的SRAM器件。该间
脸可以扩展到更高的电压（高达1.9V ）与1.8V接口
如果有必要系统。该装置具有V
DDQ
和一个单独的Vref时
允许用户指定的接口的操作电压，不知疲倦
1.8 V的器件核心电压的吊灯
DD.
的输出阻抗
控制允许用户调节驱动强度以适应宽
范围负载和传输线。
时钟
该DDRII SRAM具有两套输入时钟信号，即在K ，
K
时钟和C，
C
时钟。此外， DDRII具有输出“回声”
时钟，CQ，
CQ 。
◆
◆
18MB密度（ 1Mx18 ， 512kx36 ）
常见的读取和写入数据端口
双回波时钟输出
2字突发所有的SRAM访问
复用地址总线
-
每个时钟周期一个读或一个写请求
DDR （双倍数据速率）数据总线
- 两个词阵阵每时钟数据
深度扩展，通过控制逻辑
HSTL （ 1.5V）输入，还可以扩展到从接收信号
1.4V至1.9V 。
可扩展的输出驱动器
-
可以驱动HSTL ， 1.8V TTL或任何电压等级
从1.4V到1.9V 。
-
输出阻抗为35欧姆到70可调
欧
1.8V内核电压（V
DD
)
165球， 1.0mm间距， 13毫米X 15毫米FBGA封装
JTAG接口
功能框图
数据
REG
（注1 ）
写入驱动器
输出选择
检测放大器
LD
R/
W
BW
x
(Note3)
CTRL
逻辑
18M
内存
ARRAY
(Note1)
输出REG
SA
SA
0
添加
REG
(Note2)
写/读DECODE
(Note2)
(Note4)
(Note1)
DQ
K
K
C
C
CLK
根
选择输出控制
6112 DRW 16
CQ
CQ
笔记
1 ）表示为×18为对x36 36信号线18信号线，以及
2 ）表示为×18和用于对x36 19的地址信号线20的地址信号线。
3 ）表示为×18和用于对x36 4条信号线2的信号线。
4 ）表示为×18和用于对x36 72的信号线36的信号线。
1
2006年4月
DSC-6112/0A
2006集成设备技术，公司QDR SRAM的和四倍数据速率RAM中包含的产品由Cypress半导体， IDT ，与美光科技公司开发了一种新的家庭
IDT71P71804 （ 1M ×18位） 71P71604 （ 512K ×36位）
18 MB DDR II SRAM突发的2
商业级温度范围
在K和
K
时钟是主设备的输入时钟。在K时钟
用于在所述控制信号的时钟（LD， R / W和
B WX）
地址，
和写操作期间的数据的第一个字脉冲串。该
K
时钟
用于时钟的控制信号（乙
蜡质） ，
和的第二个字
在写操作期间的数据脉冲串。在K和
K
时钟也被用于
内部由SRAM中。倘若用户禁用C和
C
时钟， K和
K
时钟也将被用于时钟的数据输出的
输出寄存器，并产生回波时钟。
C和
C
时钟可以用于时钟数据输出的输出
在读操作期间注册并产生回波时钟。 C和
C
必须被呈现给定时容差范围内的SRAM中。该
从DDRII产出数据将受到密切对准C和
C
输入，
通过使用一个内部的DLL 。当C被呈现给DDRII
SRAM中，该DLL将已经内部时钟源的第一个数据字到
同时的到来到达设备输出
C
时钟。
脉冲串的C和第二数据字也将对应。
单时钟模式
该DDRII SRAM可以与单个时钟对来操作。 C和
C
可以通过把两个信号高，迫使输出和回声被禁止
时钟可以代替控制由K和
K
时钟。
DLL运行
在DDRII SRAM的输出结构中的DLL可以被用来
紧密排列传入的时钟C和
C
与所述数据的输出，
产生在两者之间非常紧的公差。用户可以禁用
该DLL通过举办
Df
低。与该DLL关闭时， C和
C
（或K和
K
of
如果C和
C
未使用）会直接时钟SRAM的输出寄存器。
与该DLL断，会有从时间的时钟的传播延迟
进入该设备，直到该数据出现在输出端。
回波时钟
回波时钟， CQ和
CQ ，
由C生成和
C
钟
（或K，
K
如果C ，
C
被禁用） 。 C的上升沿产生的崛起
边缘的CQ和下降沿
CQ 。
的上升沿
C
产生
的上升沿
CQ
和CQ的下降沿。该方案提高了
回波时钟和意愿的上升沿和下降沿之间的相关性
提高各个信号的占空比。
回波时钟是非常密切的数据对齐，以保证
该回波时钟将维持密切相关的数据，内
公差指定。
读取和写入操作
读操作是通过持有的读/写控制输入启动
（R / W）的高，负载控制输入（LD）的低和呈递所读取的
地址给地址端口中的K的上升沿，这将锁存
的地址。这些数据将被读取，并会出现在该装置
在指定的时间输出对应于C和
C
时钟。
写操作是通过保持读/写控制输入启动
（ R / W）为低电平时，负载控制输入（LD）的低和呈递的写
地址给地址端口中的K的上升沿，这将锁存
的地址。 K上的下一个上升沿，两个的第一个字
字脉冲串必须出现在数据输入总线DQ [X ： 0]，随着
相应的字节写入（ BWX ）输入。在下面的上升沿
K,
的数据写入脉冲串的第二个一半将在该设备的输入被接受
与所指定的（ BWX ）输入。
DDRII设备内部存储突发两个词作为一个单一的，
字宽，并将保留其在突发秩序。在X18和X36 DDRll
设备必须使用，以解决个别单词水平的能力
SA0地址，但突发将继续以线性顺序和包裹
周围没有递增SA位。同样，当阅读X18和
X36 DDRll设备，在读突发将开始在指定的地址，
但是，如果脉冲串开始于比所述第一字中的任何其他位置
爆了，爆将包裹背在自己和前阅读第一位置
完成。所述×18和对x36的DDR II器件也可以使用字节写
信号，以防止写入任何单个字节的突发或字。
输出使
在DDRII SRAM自动启用和禁用DQ [X ： 0 ]
输出。当一个有效的读操作过程中，以及数据是存在于
输出，该输出将被启用。如果没有有效数据出现在输出
（读未激活） ，则输出将被禁用（高阻） 。该
随路时钟仍然有效，在任何时候，不能被禁用或开启
关。在上电期间的DQ输出会在一个高阻抗
状态。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ引脚之间
在SRAM和Vss ，以允许SRAM能够调整其输出驱动
阻抗。 RQ的值必须是5倍的预期驱动的价值
阻抗的SRAM。 RQ的允许范围，以保证
具有+/- 10％的公差阻抗匹配是175欧姆之间
而350欧姆，采用V
DDQ
= 1.5V 。的输出阻抗被调整
每1024个时钟周期来校正在电源电压和温漂移
perature 。如果用户希望以驱动SRAM的输出阻抗
到它的最低值，该ZQ引脚可以连接到V
DDQ
.
6.42
2
IDT71P71804 （ 1M ×18位） 71P71604 （ 512K ×36位）
18 MB DDR II SRAM突发的2
商业级温度范围
引脚德网络nitions
符号
引脚功能
描述
数据I / O信号。数据输入的采样K上的上升沿和
K
在有效的写操作。数据输出过程中驱动
有效的读操作。的输出与两个C的上升沿对齐，并
C
在正常操作期间。当在单个操作
时钟模式（C和
C
绑高）时，输出与两者的K的上升沿对齐，并
K.
如果未启动的读操作或
LD
高（取消）中K， DQ的上升沿[X ： O]都是经过以往任何自动读取驱动高阻抗
正在进行操作完成。
1M ×18 - DQ [ 17 ： 0 ]
512K ×36 - DQ [35 ：0]的
字节写选择0 ， 1 ， 2和3是低电平有效。上的上升沿采样在K的上升沿，并再次
K
在时钟
写操作。用于选择哪个字节的写操作的当前部分写入设备。不写入的字节
保持不变。所有的字节写操作被采样的相同边缘的数据。取消选择一个字节写选择将导致
数据的相应字节被忽略和没有写入到设备。
1M ×18 -
BW
0
控制的DQ [7 ：0]和
BW
1
控制的DQ [17： 9]
512K ×36 -
BW
0
控制的DQ [7 ：0] ，
BW
1
控制的DQ [17： 9] ，
BW
2
控制DQ [ 26:18 ]和
BW
3
控制DQ [ 35:27 ]
地址输入。地址期间活性读或写操作采样K时钟的上升沿。
在X18和X36 DDRll设备突发计数地址位。该位允许改变突发顺序读或写操作，或
为应对突发的单词。参见第9页的所有可能的突发序列。
负荷控制逻辑：采样K的上升沿如果
LD
低， 2字突发读或写操作将启动如由
的R / W输入。如果
LD
是在钾的上升沿高，在正在进行的操作便完成，但新的操作将不被启动。
读或写控制逻辑。如果
LD
为低时的K的上升沿时，R /指示一个新的操作是否应当进行读或
W
写。如果R / W为高电平时，一个读操作将被启动，当R / W为低时，写操作将被启动。如果
LD
输入是在高
上升的K边缘，在R / W输入将被忽略。
正输出时钟输入。 C被结合使用
C
到时钟从设备读取数据。 C和
C
可以一起使用
到纠偏各种设备的飞行时间在板回控制器。详情参见应用实例。
负输出时钟输入。
C
结合使用以C到时钟从设备读取数据。 C和
C
可以一起使用
到纠偏各种设备的飞行时间在板回控制器。详情参见应用实例。
正向输入时钟。钾的上升沿用于通过DQ捕获的同步输入，设备和驱出数据[X ：0]
在单时钟模式下。所有访问都在K的上升沿启动
负输入时钟。
K
用于捕获的同步输入通过DQ被提供给该装置，并驱出数据[X ：0]
在单时钟模式下。
同步回波时钟输出。这些输出的上升沿被紧密地匹配于同步数据的输出，并且可以是
作为数据有效指示。这些信号是自由运行的，当输出数据是3表示不停止。
输出阻抗匹配输入。此输入用于调整器件输出到系统数据总线的阻抗。 DQ [X ： 0 ]输出
阻抗被设置为0.2× RQ其中，RQ是ZQ与接地之间的电阻器。另外，该引脚可直接连接
到V
DDQ
，这使得最小阻抗模式。此引脚不能直接连接到GND或悬空。
6112 TBL 02A
DQ [X ： 0 ]
输入/输出
同步
BW
0
,
BW
1,
BW
2
,
BW
3
输入
同步
SA
SA
0
输入
同步
输入
同步
输入
同步
LD
R/
W
输入
同步
C
输入时钟
C
K
K
CQ ，
CQ
输入时钟
输入时钟
输入时钟
输出时钟
输入
ZQ
6.42
3
IDT71P71804 （ 1M ×18位） 71P71604 （ 512K ×36位）
18 MB DDR II SRAM突发的2
商业级温度范围
引脚定义继续
符号
引脚功能
描述
DLL关闭。当这种低投入将关闭设备内的DLL 。在AC时序与DLL关闭会
从那些本数据表中列出的不同。会有从发病率增加的传播延迟
C和
C
到DQ ，或K和
K
到DQ的配置。传播延迟是不是一个测试的参数，但将
类似于其他SRAM器件在此速度等级的传播延迟。
TDO引脚用于JTAG
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。一个内部电阻会拉TDI到V
DD
当引脚悬空。
TMS引脚用于JTAG 。一个内部电阻将TMS拉至V
DD
当引脚悬空。
无包装内部连接。可连接到任何电压电平。
参考电压输入。静态输入用于设置HSTL输入和输出的参考电平以及交流
测量点。
电源输入到该装置的核心。应连接到1.8V电源。
地面的装置。应连接到该系统的地面。
电源，用于该装置的输出。应连接至1.5V的电源为HSTL或缩放以
所需的输出电压。
6112 TBL 02B
DOF
f
输入
TDO
TCK
TDI
TMS
NC
V
REF
V
DD
V
SS
V
DDQ
产量
输入
输入
输入
无连接
输入参考
电源
地
电源
6.42
4
IDT71P71804 （ 1M ×18位） 71P71604 （ 512K ×36位）
18 MB DDR II SRAM突发的2
商业级温度范围
引脚配置IDT71P71804 （ 1M ×18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOF
f
NC
NC
NC
NC
NC
NC
TDO
2
V
SS
/
SA
(2)
DQ
9
NC
NC
NC
DQ
12
NC
V
REF
NC
NC
DQ
15
NC
NC
NC
TCK
3
SA
NC
NC
DQ
10
DQ
11
NC
DQ
13
V
DDQ
NC
DQ
14
NC
NC
DQ
16
DQ
17
SA
4
R/
W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
5
BW
1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
6
K
K
SA
0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
C
7
NC
BW
0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
8
LD
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
9
SA
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
10
V
SS
/
SA
(1)
NC
DQ
7
NC
NC
NC
NC
V
REF
DQ
4
NC
NC
DQ
1
NC
NC
TMS
11
CQ
DQ
8
NC
NC
DQ
6
DQ
5
NC
ZQ
NC
DQ
3
DQ
2
NC
NC
DQ
0
TDI
6112 TBL 12B
165球FBGA封装引脚
顶视图
注意事项：
1. A10是为36MB扩展地址保留。这必须连接或驱动到Vss在2 （ 71P71804 ）设备的1M ×18 DDRII连拍。
2. A2是为72MB扩展地址保留。这必须连接或驱动到VSS上的2 （ 71P71804 ）设备的1M ×18 DDRII连拍。
6.42
5
QQ：2880707522 复制
