【四端口PHY （物理层）25.6和51.2ATM网络IDT77V1254L25执行PHY ，传输汇聚】,IC型号IDT77V1254L25PG,IDT77V1254L25PG PDF资料,IDT77V1254L25PG经销商,ic,电子元器件-51电子网

四端口PHY （物理层）

25.6和51.2

ATM网络

IDT77V1254L25

执行PHY ，传输汇聚（ TC）和

物理媒体相关（ PMD）子层功能

4 25.6 Mbps的ATM渠道

符合ATM论坛（ AF- PHY - 040.000 ）和ITU -T I.432.5

规格为25.6 Mbps的物理接口

也工作在51.2 Mbps的

UTOPIA 1级， UTOPIA 2级，或DPI - 4接口

3芯发送&接收FIFO

对于状态信号指示灯接口

支持UTP 3类物理介质

接口标准的磁性

低功耗CMOS

3.3V供电， 5V容限输入

144引脚PQFP封装（ 28 ×28 MM）

商用和工业温度范围

该IDT77V1254是IDT的产品家族中的一员支持

异步传输模式（ATM ）的数据通信，并

联网。该IDT77V1254实现为25.6物理层

Mbps的ATM ，连接四个串行铜缆链路（ UTP 3类）一

ATM层装置如特区或开关ASIC中。该IDT77V1254

也工作在51.2 Mbps的，而且是非常适合背板驱动应用程序

阳离子。

该77V1254到ATM层接口可选择为三选一

选项： 16位的UTOPIA第2级，第8位的UTOPIA第1级的多物理层，或

四联4位DPI （数据路径接口）。

该IDT77V1254采用国家最先进的IDT的CMOS制造

技术，提供集成，性能的最高水平，

可靠性，与CMOS电路的低功耗特性。

TXREF

TXCLK

TXDATA [15 ：0]的

TXPARITY

TxSOC

TXEN

TxClav

TXADDR [4 ：0]的

模式[1：0 ]

PHY -ATM

接口

（ UTOPIA或DPI ）

TX / RX ATM

细胞FIFO

SCRAMBLER /

解密器

RXADDR [4 ：0]的

RXCLK

RXDATA [15 ：0]的

RXPARITY

RxSOC

RXEN

RxClav

TX / RX ATM

细胞FIFO

SCRAMBLER /

解密器

INT

RST

微处理器

接口

AD [ 7：0]

ALE

TX / RX ATM

细胞FIFO

SCRAMBLER /

解密器

TX / RX ATM

细胞FIFO

OSC

SCRAMBLER /

解密器

RXREF

RXLED [3 ：0]的

1 40

2001年集成设备技术有限公司

QRLWSLUFVH “

5B/4B

编码/

解码

5B/4B

编码/

解码

5B/4B

编码/

解码

5B/4B

编码/

解码

TXLED [3 ：0]的

PDUJDL “ NFRO ％

WVL / VHUXWDH ）

司机

P / S和S / P

NRZI

时钟恢复

TX 0

RX 0

司机

P / S和S / P

NRZI

时钟恢复

TX 1

RX 1

司机

P / S和S / P

NRZI

时钟恢复

- TX 2

- RX 2

司机

P / S和S / P

NRZI

时钟恢复

TX 3

RX 3

3505 DRW 01

2001年3月8日

DSC 6003

IDT77V1254L25

VDD

GND

TX0-

TX0+

VDD

MODE1

MODE0

RXREF

TXREF

GND

TXLED3

TXLED2

TXLED1

TXLED0

VDD

TXDATA0

TXDATA1

TXDATA2

TXDATA3

TXDATA4

TXDATA5

TXDATA6

TXDATA7

TXDATA8

TXDATA9

TXDATA10

TXDATA11

TXDATA12

TXDATA13

TXDATA14

TXDATA15

TXPARITY

TXEN

TxSOC

TXADDR4

144

143

142

141

140

139

138

137

136

135

134

133

132

131

130

129

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

104

103

102

101

100

TX1+

TX1-

GND

AGND

AVDD

RX0+

RX0-

AVDD

AGND

AVDD

RX1+

RX1-

AVDD

AGND

AVDD

AGND

OSC

AVDD

AGND

AVDD

RX2+

RX2-

AVDD

AGND

AVDD

RX3+

RX3-

AVDD

AGND

GND

TX2+

TX2-

77V1254

144-PQFP

VDD

GND

TX3+

TX3-

VDD

AD7

AD6

AD5

AD4

GND

AD3

AD2

AD1

AD0

VDD

ALE

RST

GND

INT

VDD

GND

RXLED3

RXLED2

RXLED1

RXLED0

VDD

GND

RXDATA0

RXDATA1

RXDATA2

RXDATA3

3505 DRW 02

TXADDR3

VDD

TXADDR2

TXADDR1

TXADDR0

TxClav

TXCLK

GND

VDD

RXCLK

RXEN

RXADDR0

RXADDR1

GND

RXADDR2

RXADDR3

RXADDR4

RxClav

RxSOC

GND

VDD

RXPARITY

RXDATA15

RXDATA14

RXDATA13

RXDATA12

RXDATA11

RXDATA10

RXDATA9

RXDATA8

GND

VDD

RXDATA7

RXDATA6

RXDATA5

RXDATA4

图1引脚分配

2 40

2001年3月8日

IDT77V1254L25

信号名称

RX0+,-

RX1+,-

RX2+,-

RX3+,-

TX0+,-

TX1+,-

TX2+,-

TX3+,-

引脚数

139, 138

133, 132

121, 120

115, 114

4, 3

144, 143

110, 109

106, 105

I / O

OUT

信号说明

P0口正面和负面的接收差分输入对。

端口1正，负接收差分输入对。

端口2阳性和阴性接收差分输入对。

端口3正面和负面的接收差分输入对。

P0口正面和负面的发送差分输出对。

端口1阳性和阴性发送差分输出对。

端口2阳性和阴性发送差分输出对。

端口3阳性和阴性发送差分输出对。

信号名称

AD [ 7：0]

ALE

引脚数

I / O

信号说明

101 ， 100 ， 99 ， 98 ， 96 ， 95 ， 94 ，输入/输出工具总线地址/数据总线。地址输入被采样在ALE的下降沿。数据被输出在此

当执行总线读出。输入数据进行采样，在完成写操作。

公用总线地址锁存使能。异步输入。在AD总线上的地址进行采样，在下降

ALE的边缘。 ALE必须为低时， AD总线被用于数据。

公用总线异步芯片选择。 CS必须置读取或写入内部寄存器。它可以保持

置在任何时候，如果需要的

公用总线读使能。低电平有效的异步输入。锁存的地址后，读出被执行

拉高WR和RD断言和CS 。

公用总线写使能。低电平有效的异步输入。锁存的地址后，写入是通过执行

拉高RD ，将数据放置在AD总线，并声称WR和CS 。数据采样时， WR和CS是

拉高。

信号名称

INT

引脚数

103

I / O

OUT

信号说明

保留信号。这个输入必须连接到逻辑低。

中断。 INT为开漏输出，驱动为低电平，表示中断。一旦低， INT保持为低电平，直到

在适当的中断状态寄存器的中断状态被读取。中断源是可编程的，通过

中断屏蔽寄存器。

保留信号。这个输入必须连接到逻辑低。

模式选择。他们确定PHY / ATM接口的配置。 00 = UTOPIA 2级01 = UTO-

PIA 1级= 10 DPI 。 11是保留的。

TTL线速率时钟源，由100ppm的振荡器驱动。 32 MHz时为25.6 Mbps的; 64兆赫为51.2 Mbps的。

复位。低电平有效的异步输入复位所有控制逻辑，计数器和FIFO 。复位必须执行

上电后前部的正常运作而形成的。

接收LED驱动器。驱动为低电平OSC的223个周期，开始与RXSOC当该端口接收到一个

良好的（非空和非差错）的细胞。驱动8毫安高和低。每一个端口。

接收参考。低电平有效，同步OSC 。 RXREF脉冲低电平的可编程数字

在收到x_8命令字节时，时钟周期。寄存器的0x40被编程，以指示哪个端口是

引用。

保留信号。这个输入必须连接到逻辑低。

表1信号说明（第3第1部分）

模式[1：0 ]

OSC

RST

RXLED [3 ：0]的

RXREF

7, 8

126

82, 81, 80, 79

OUT

102

VODQJL6 VXRHQDOOHFVL0

VODQJL6 VX ％ \\ WLOLW8

VODQJL6 HGL6 HQL /

3 40

2001年3月8日

VQRLWSLUFVH “ ODQJL6

IDT77V1254L25

TXLED [3 ：0]的

TXREF

12, 13, 14, 15

OUT

端口3通0发送LED驱动器。拉低OSC的223周期， TXSOC当该端口开始

接收单元用于传输。 8毫安驱动电流高，低。每一个端口。

发送参考。同步到OSC 。的下降沿，一个X_8命令字节被插入

传输数据流。逻辑对这种信号进行编程寄存器的0x40 。典型的应用是WAN时机。

信号名称

AGND

AVDD

GND

VDD

引脚数

I / O

信号说明

模拟地。 AGND提供一接地基准，以该船舶的模拟部分，其源更

恒定电流比的数字部分。

模拟电源3.3 ±0.3V AVDD电源的电源芯片的模拟部分，其绘制一个多

恒定电流比的数字部分。

数字地。

数字电源。 3.3 ± 0.3V 。

____

112, 117, 118, 123, 124,

127, 129, 130, 135, 136, 141

113, 116, 119, 122, 125,

128, 131, 134, 137, 140

____

2, 11, 44, 50, 56, 67, 77, 83, ____

86, 97, 107, 111, 142

1, 5, 16, 38, 45, 59, 68, 78,

84, 92, 104, 108

____

信号名称

RXADDR [4 ：0]的

RxClav

引脚数

53, 52, 51, 49, 48

I / O

OUT

信号说明

乌托邦2接收地址总线。这个总线是用来在轮询和选择的接收端口。端口地址

在比特被定义在[ 4：0]的增强控制寄存器的。

乌托邦2接收小区可用。指示处理端口的电池可用状态。有人断言，当

一个完整的细胞可用于从接收FIFO检索。当四个端口的非被编址。 RXCLAV是

高阻抗。

乌托邦2接收时钟。这是一个自由运行的时钟输入。

乌托邦2接收数据。当被选择的四个端口中的一个，所述77V1254传输接收单元到一个

跨越这条总线的ATM设备。另请参阅RXPARITY 。

乌托邦2接收使能。驱动由ATM设备，以表明其在整个的RXDATA接收数据的能力

总线。

乌托邦2接收数据奇偶校验。奇校验过RXDATA [ 15 ： 0 ] 。

乌托邦2接收小区的开始。置一致的数据为上RXDATA每个小区的第一个字。

乌托邦2发送地址总线。这个总线是用来在轮询和选择的发送端口。端口

在增强型控制寄存器：地址以位[ 0 4 ]中定义。

乌托邦2发送单元提供。表示空间的可用性的解决端口的发送FIFO

对于一个完整的单元。当没有一个四个端口进行寻址， TXCLAV为高阻抗。

乌托邦发送时钟。这是一个自由运行的时钟输入。

乌托邦2发送数据。跨越这条总线的ATM设备转移细胞的77V1254进行传输。还

看到TXPARITY 。

乌托邦2发送使能。驱动由ATM设备，以表明它是整个TXDATA传输数据

总线。

乌托邦2发送数据奇偶校验。跨TXDATA奇校验[ 15 ： 0 ] 。奇偶校验检查和错误指示在

中断状态寄存器，在主控制寄存器使能。没有采取其他操作中的

事件中的错误。配合高或低，如果不使用。

乌托邦2发送启动细胞。置一致的数据为上TXDATA每个小区的第一个字。

表1信号说明（ 3之2部分）

RXCLK

OUT

RXDATA [ 15 ： 0 ] 59 ， 60 ， 31 ， 62 ， 63 ， 64 ， 65 ，

66, 69, 70, 71, 72, 73, 74,

75, 76

RXEN

RXPARITY

RxSOC

TXADDR [4 ：0]的

TxClav

TXCLK

36, 37, 39, 40, 41

OUT

TXDATA [ 15 ： 0 ] 32 ， 31 ， 30 ， 29 ， 28 ， 27 ， 26 ，

25, 24, 23, 22, 21, 20, 19,

18, 17

TXEN

TXPARITY

TxSOC

4 40

@ ??? > （ '20 VODQJL6 ？ $ ， 3278 7 ％???

VODQJL6 \\ OSSX6 UHZR3

2001年3月8日

IDT77V1254L25

信号名称

RXCLAV [3 ：0]的

RXCLK

RXDATA [7 ：0]的

引脚数

64, 65, 66, 54

I / O

OUT

信号说明

乌托邦1接收小区可用。指示各端口的电池可用状态。有人断言，当

一个完整的细胞可用于从接收FIFO检索。

1乌托邦接收时钟。这是一个自由运行的时钟输入。

乌托邦1接收数据。当被选择的四个端口中的一个，所述77V1254传输接收单元到一个

跨越这条总线的ATM设备。第5位中的诊断控制寄存器确定RXDATA是否为三态

当RXEN [3：0 ]是很高的。另请参阅RXPARITY 。

乌托邦1接收使能。驱动由ATM设备，以表明其在整个的RXDATA接收数据的能力

总线。每个端口一个

乌托邦1接收数据奇偶校验。奇校验过RXDATA [ 7 ： 0 ] 。

乌托邦1接收小区的开始。置一致的数据为上RXDATA每个小区的第一个字。三

statable由第5位的诊断控制寄存器决定。

乌托邦1发送单元提供。表示空间的可用性在各端口的发送FIFO

对于一个完整的单元。

乌托邦1发送时钟。这是一个自由运行的时钟输入。

乌托邦1发送数据。一个ATM装置将通过总线细胞向77V1254用于传输。还

看到TXPARITY 。

乌托邦1发送使能。驱动由ATM设备，以表明它是整个TXDATA传输数据

总线。每个端口一个。

乌托邦1发送数据奇偶校验。跨TXDATA奇校验[ 7 ： 0 ] 。奇偶校验检查和错误指示在

中断状态寄存器，在主控制寄存器使能。没有采取其他操作中的

事件中的错误。配合高或低，如果不使用。

乌托邦1发送启动细胞。置一致的数据为上TXDATA每个小区的第一个字。

69 ， 70 ， 71 ， 72 ， 73 ， 74 ， 75 ， 76出

RXEN [3 ：0]的

RXPARITY

RxSOC

TXCLAV [3 ：0]的

TXCLK

TXDATA [7 ：0]的

TXEN [3 ：0]的

TXPARITY

51, 49, 48, 47

39, 40, 41, 42

OUT

24 ， 23 ， 22 ， 21 ， 20 ， 19 ， 18 ， 17在

27, 26, 25, 34

TxSOC

信号名称

DPICLK

Pn_RCLK

Pn_RD [3 ：0]的

引脚数

52, 51, 49, 48

59, 60, 61, 62, 63, 64, 65,

66, 69, 70, 71, 72, 73, 74,

75, 76

53, 58, 54, 55

37, 39, 40, 41

32, 31, 30, 29, 28, 27, 26,

25, 24, 23, 22, 21, 20, 19,

18, 17

36, 33, 34, 35

I / O

OUT

信号说明

DPI源时钟进行发送。这是用作产生Pn_TCLK源的自由运行时钟。

DPI端口'N'接收时钟。 Pn_RCLK被循环以指示该接口设备已准备好接收一个

端口“n”的：数据的Pn_RD [ 0 3 ]四位。

DPI端口'N'接收数据。收到端口细胞'N'传递通过这一总线的接口设备。

每个端口有自己的专用总线。

DPI端口'N'接收帧。 Pn_RFRM被认定为紧接每个转移前一周期

上Pn_RD细胞[3：0 ] 。

DPI端口'N'发送时钟。 Pn_TCLK从DPICLK衍生及被循环时，各个端口是

准备好接受对Pn_TD另一4位的数据[3：0 ] 。

DPI端口'N'发送数据。细胞穿过该总线传送到物理层的端口'N'传输。每

有口自己的专用总线。

DPI端口'N'发送帧。启动细胞信号被置位为1周期紧接在前的

第4位的每个单元格的上Pn_TD [3：0 ] 。

表1信号说明（ 3×3部分）

Pn_RFRM

Pn_TCLK

Pn_TD [3 ：0]的

OUT

Pn_TFRM

5 40

2001年3月8日

@ ??? > （ '20 VODQJL6 ？ OHYH / $ ， 3278 7 ％？

@ ??? > （ '20 VODQJL6 HGR0 ， 3 '