数据表
25位可配置寄存缓冲器的DDR2
机密
IDT74SSTUBF32866B
描述
这个25位的1:1或14位1:2配置的注册缓冲器是
专为1.7 V至1.9 V V
DD
操作。
所有时钟和数据输入与JEDEC的兼容
标准SSTL_18 。控制输入是LVCMOS 。所有
输出是已经优化的1.8V CMOS驱动器
驱动DDR- II DIMM负载。 IDT74SSTUBF32866B
工作在差分时钟( CLK和CLK ) 。数据
在CLK的交叉注册变高,和CLK
变低。
在C0输入控制1的引脚排列配置: 2
从配置(当低)到B的引脚配置
(高时) 。 C1的输入控制引脚排列配置
从25位的1: 1(当低),以14位为1:2 (高时) 。
A - 对配置( C01 = 0 , C11 = 1, C02 = 0 ,
C12 = 1)
奇偶校验的数据输入后,到达一个周期到其
适用被选中的第一个寄存器的PAR_IN 。该
第二个寄存器来产生PPO和QERR信号。该
第一个寄存器的QERR被悬空。有效的错误
信息被锁定在第二的QERR输出
注册。如果发生错误, QERR被锁存低两
周期或直到RESET为低。
乙 - 单配置( C0 = 0 ,C1 = 0)
该设备支持低功耗待机操作。当
复位输入端( RESET )为低电平时,差分输入
接收器被禁用,而无驱动(浮动)的数据,时钟
和参考电压(V
REF
)的输入是允许的。在
此外,当RESET为低所有寄存器复位,并且所有
输出被拉低。该LVCMOS RESET和CN输入
必须始终在一个有效的逻辑高电平或低电平举行。对
之前确保一个稳定的寄存器定义的输出
时钟已经被提供时,复位必须在低举行
上电时的状态。
在DDR - II RDIMM应用, RESET被指定为
完全异步相对于CLK和CLK 。
因此,没有时序关系可以得到保证
两者之间。当进入复位,寄存器将
清零,输出将被迅速地驱动为低,相对于
时禁用差分输入接收器。不过,
走出复位时,寄存器将被激活
快,相对于时间,以使差动输入
接收器。只要数据输入是低,和时钟
是稳定的过程中,从低到高的过渡时间
RESET直到输入接收器完全开启时,
在IDT74SSTUBF32866B的设计必须保证
输出将维持低位,从而保证在无毛刺
输出。
该装置监测DCS与CSR投入和意志
门从改变状态时,无论DCS的尺寸Qn输出
与企业社会责任的投入都很高。如果任DCS和CSR输入
低,尺寸Qn输出将正常工作。 RESET输入
优先于DCS和CSR的控制,并迫使
输出低电平。如果DCS控制功能是不希望的,
然后将CSR输入可被硬连线到地面,在这种
情况下, DCS的建立时间要求的将是
相同的其他三维数据输入。封装选项
包括96球LFBGA ( MO- 205CC ) 。
特点
25位的1:1或14位1:2注册校验缓冲
的功能
支持数据输入SSTL_18 JEDEC规范
和产出
支持在C0 , C1 ,和LVCMOS电平转换
复位输入
低电压工作: V
DD
= 1.7V至1.9V
可在96球LFBGA封装
应用
DDR2内存模块
提供了完整的DDR DIMM解决方案
ICS98ULPA877A或IDTCSPUA877A
理想的DDR2 667和800
25位可配置寄存缓冲器的DDR2
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IDT74SSTUBF32866B
25位可配置寄存缓冲器的DDR2
商用温度等级
功能框图1 : 2模式(正逻辑)
RESET
CLK
CLK
V
REF
DCKE
1D
C1
R
QCKEA
QCKEB
(1)
DODT
1D
C1
R
QODTA
QODTB
(1)
DCS
1D
C1
R
QCSA
QCSB
(1)
企业社会责任
D1
0
1
1D
C1
R
Q1B
Q1A
(1)
其他10个通道( D2 - D6 , D8 , D10 , D12 -D13 )
注意:
1.禁用于1 : 1的配置。
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