【3.3伏时隙交换数字开关256 x 256产品特点：IDT72V8985256 ×256通道无阻塞交】,IC型号IDT72V8985J,IDT72V8985J PDF资料,IDT72V8985J经销商,ic,电子元器件-51电子网

3.3伏时隙交换

数字开关

256 x 256

产品特点：

IDT72V8985

256 ×256通道无阻塞交换

自动信号识别（ ST- BUS

， GCI ）

8 RX输入， 32路以64 kbit / s的串行线路

8 TX输出， 32通道，每串线64千比特/秒

三态串行输出

微处理器接口（ 8位数据总线）

帧的完整性的数据应用

3.3V电源

采用44引脚塑料有引线芯片载体（ PLCC ）

48引脚收缩小外形封装（ SSOP ）和44引脚塑料

四方扁平封装（ PQFP ）

工作温度范围为-40 ° C至+ 85°C

3.3V的I / O与5V容限输入

和写入访问单个通道。作为数字的一个重要功能

开关是保持序列的完整性和减少吞吐量延迟，该

IDT72V8985是大多数交换需求的理想解决方案。

功能说明

帧序列，不断的吞吐延迟和最低保证

延迟是当今集成的数据和多媒体高优先级的要求

网络。该IDT72V8985在每个通道的基础上提供了这些功能

使用一个标准的微处理器控制接口。每8个串行线

被设计成开关64千比特/秒PCM或的N× 64千比特/秒的数据。

在处理器模式中，微处理器可以访问输入和输出的时间

时隙控制其它设备（如ISDN）收发器和中继线接口。

同时支持GCI和ST -BUS

格式， IDT72V8985已纳入了

内部电路自动地识别该帧的极性和格式

同步。

该IDT72V8985设备的功能框图如图1页上。

该串行数据流的连续以2.048 Mb / s的操作和布置在

个125μs宽的帧每个包含32 8位通道。八个输入（ RX0-7 ）和

8输出（ TX0-7 ）的串行数据流在该IDT72V8985设备提供

使一个完整的256 ×256的信道的非堵塞开关矩阵是

建造。该设备的串行接口时钟是4.096兆赫。

描述：

该IDT72V8985是ST- BUS

/ GCI兼容的数码开关所控制

一个微处理器。该IDT72V8985可以处理多达256个64千比特/秒的输入

和输出通道。那些256个信道被划分成8个串行输入和

输出，其每一个由32个信道。该IDT72V8985提供per-

通道变量或常量的吞吐量延迟模式和微处理器读

功能框图

C4i

F0i

GND

RESET

(1)

ODE

RX0

RX1

RX2

RX3

RX4

RX5

RX6

RX7

定时

单位

TX0

输出MUX

发送

串行数据

流

TX1

TX2

接受

串行数据

流

数据

内存

控制寄存器

连接

内存

TX3

TX4

TX5

TX6

TX7

微处理器接口

5707 drw01

R / W A 0 /

DTA

D0/

注意：

1。

RESET

输入只设在SSOP封装。

IDT和IDT标识是注册为Integrated Device Technology ，Inc.的商标的ST- BUS

是敏迪Corp.的商标。

CCO

2003年8月

DSC-5707/5

IDT72V8985 3.3V时隙交换

数字开关256 ×256

商业级温度范围

引脚配置

DNC

(1)

DNC

(1)

DNC

(1)

TX1

指数

TX2

指数

DTA

CCO

RX3

RX4

RX5

RX6

RX7

F0i

C4i

TX3

TX4

TX5

TX6

TX7

GND

RX3

RX4

RX5

RX6

RX7

F0i

C4i

DNC

(1)

CCO

ODE

TX0

DTA

RX2

RX1

RX0

TX0

TX1

TX2

RX1

RX2

RX0

TX3

TX4

TX5

TX6

TX7

GND

5707 drw03

DNC

(1)

DNC

(1)

DNC

(1)

PLCC ： 0.05英寸球场上， 0.65英寸X 0.65in

（ J44-1 ，订货代码： J），

顶视图

PQFP ： 0.80毫米间距， 10x10公厘

（ DB44-1 ，订货代码： DB）

顶视图

GND

DTA

RX0

RX1

RX2

DNC

(1)

RX3

RX4

RX5

RX6

RX7

5707 drw04

CCO

ODE

TX0

TX1

TX2

DNC

(1)

TX3

TX4

TX5

TX6

TX7

GND

DNC

(1)

GND

RESET

(2)

F0i

C4i

DNC

(1)

读/写

顶视图

套餐类型

SSOP ： 0.025英寸球场上， 0.625英寸X 0.295英寸

注意事项：

1. DNC - 不连接

2。

RESET

输入只设在SSOP封装。

参考标识符

SO48-1

订货编号

DNC

(1)

5707 drw02

IDT72V8985 3.3V时隙交换

数字开关256 ×256

商业级温度范围

引脚说明

符号

GND

名字

地面上。

数据确认

（漏极开路）

RX输入0至7

帧脉冲

时钟

地址0-5

数据选通

读/写

芯片选择

数据总线0-7

TX输出07

（三态输出）

输出驱动器启用

控制通道输出

器件复位

（施密特触发输入）

I / O

描述

地轨。

+3.3伏电源。

此低电平有效输出表明数据总线传输完成。一个上拉电阻，需要在此

输出。

串行数据输入流。这些流有32个通道以2.048 Mb / s的数据传输速率。

根据不同的这个输入接受并自动识别格式的帧同步信号

背板规格，如ST- BUS

和

GCI 。

4.096 MHz的串行时钟输入和输出数据流的数据移位。

这些行提供的地址到IDT72V8985的内部寄存器。

这是输入用于微处理器接口上的活性高数据选通。该输入与操作

以使内部读和写产生。

此输入控制的数据总线（ D0-D7 ）的过程中的微处理器存取的方向。

低电平输入使微处理器读取或控制寄存器或内部存储器的写操作。

这些引脚提供对数据的微处理器访问内部控制寄存器。连接存储器高，

连接存储空间不足和数据存储。

串行数据输出流。这些流是由32个， 64千比特/秒信道在2.048 Mb / s的数据速率。

这是一个输出使能对TX0-7串行输出。如果此输入为低电平， TX0-7是高阻抗。如果这是

高电平时，每个信道可以仍然通过软件控制投入高阻抗。

这个输出是一个2.048 Mb / s的线路，其中包含的每帧256比特。各比特的电平由控制

在连接存储器高地点CCO位的内容。

该输入（低电平有效）提出了清除设备内部计数器的IDT72V8985在复位状态，

寄存器和带来TX0-7和微创数据输出到高阻抗状态。时间常数为一个

上电复位电路必须有一个最小的电源的5倍的上升时间。在正常操作中，

该

RESET

引脚必须保持低电平至少100 ns的重置设备。

DTA

RX0-7

I / O

F0i

C4i

A0-A5

读/写

D0-D7

TX0-7

ODE

CCO

RESET

IDT72V8985 3.3V时隙交换

数字开关256 ×256

商业级温度范围

功能说明（续）

接收到的串行数据在内部转换的片上并行

在一个256位的数据串行 - 并行转换器和存储的顺序

内存。通过使用由该输入的8千赫帧脉冲复位内部计数器，

F0i,

将输入的串行数据流可以被陷害，依次解决。

取决于信息的类型进行切换，所述IDT72V8985设备

可以被编程为与不同执行时隙互换功能

吞吐延迟功能在每个通道的基础。可变延迟

模式中，最常用的语音应用，可以选择确保

输入和输出数据之间的最小吞吐量延迟。在不断的延迟

模式，在多个或分组的信道的数据的应用程序所使用，的完整性

通过开关信息被保持。

连接内存

数据是在串行数据流的输出可能有两个来源：数据

内存或连接内存。连接存储器被分成高

和LOW份，并且与特定的TX输出流相关联。处理器

模式，在TX数据输出流是从连接内存低

和源自微处理器（图2）。凡在连接

模式（图1），数据从数据存储器中读出和来自所述

进入的RX流。去往特定通道上的数据串行输出

流以前的信道时隙期间内读取，以便有时间

存储器访问和内部并行 - 串行转换。

连接方式

在连接模式下，输入源的地址，所有输出通道

被存储在连接存储器低位。连接内存不足

位置被映射到相应的8位×32个通道输出。内容

在选定地址的数据存储器的，然后转移到并联

并 - 串被输出之前转换器。通过具有输出信道来指定

通过连接存储器的输入通道，输入通道可以是

广播到多个输出通道。

处理器模式

在处理器模式的CPU将数据写入到存储器的连接低

这对应于输出链路和信道号的位置。内容

所述连接内存低的被转移到并行 - 串行

它是前变换器一个信道要被输出和被发送的每个帧

到输出，直到它被CPU改变。

控制

连接存储器高位位（表4）控制每通道

在IDT72V8985可用的功能。输出通道被选进

具体的模式，如：处理器模式或连接模式，可变或

不断的吞吐延迟模式下，输出驱动器启用或三态

条件。还有一个位来控制CCO输出引脚的状态。

输出驱动使能（ ODE ）

该ODE引脚是主输出三态控制引脚。如果输入ODE

保持低电平所有的TDM （时分复用）的输出将被放置在高

无论阻抗连接内存的高编程。但是，如果

ODE为高电平，连接内存控制高输出状态的内容

在每个信道的基础。

串行接口时序

该IDT72V8985主时钟（ C4I ）为4.096 MHz的信号，使串行数据

要实现以2.048 Mb / s的链路配置。该IDT72V8985可以

自动检测输入帧脉冲的存在下，确定的类型

背板目前在串行接口上，然后格式化同步脉冲

根据ST- BUS

或GCI接口规范（ GCI中的高电平或

低电平有效的ST- BUS

）。一旦确定了正确的接口连接

到串行端口，内部定时单元建立的相应的串行数据

比特传输和采样边缘。在ST- BUS

模式，每一秒下降沿

的4.096 MHz的时钟标记的边界和所述输入数据由时钟在

上升沿，四分之三的方式进入的位单元。在GCI模式下每

在4.096 MHz时钟的第二个上升沿标志，同时数据的位边界

下降沿期间进行采样，在三季度的位

边界。

DELAY THROUGH THE IDT72V8985

的信息从所输入的串行数据流传输到输出串行

在通过该装置的延迟数据流的结果。通过延迟

IDT72V8985设备根据在所选择的模式而变化

V / C

的位

连接存储器高。

可变延迟模式

在可变延迟模式的延迟仅取决于组合

的源和目的地的输入和输出流。最小延迟

实现在IDT72V8985设备是三个时隙。在IDT72V8985

装置，即该信息是在相同的信道位置，作为输出

信息被输入（位置n）时，相对于框架的脉冲，将在输出

随后的帧（通道n ，帧n + 1 ）。同样发生在输入信道

随后的第（n + 1中，n + 2）的通道位置的信息被输入。

输入后切换到第三时隙中的信息已经进入

装置（例如，输入信道0至输出信道3或输入信道30至

输出通道1 ），总输出三个通道后。

任何开关配置，可提供间三个或多个时隙

输入和输出通道，将有一个吞吐量延迟等于差

之间的输出和输入通道;即，通过延迟将小于

于一帧。表1示出了可能的延迟为IDT72V8985设备

在可变延迟模式。一个例子示于图3 。

恒延迟模式

在这种模式下帧的完整性是通过保持在所有切换配置

接受

串行数据

流

数据

内存

连接

内存

发送

串行数据

流

接受

串行数据

流

数据

内存

连接

内存

发送

串行数据

流

5707 drw05

5707 drw06

微处理器

图1.连接模式

图2.处理器模式

IDT72V8985 3.3V时隙交换

数字开关256 ×256

商业级温度范围

利用多个数据存储器缓冲技术，其中输入通道

在帧N中写入任意的缓冲器中帧N + 2将被读出。

在IDT72V8985 ，最小时延吞吐量达到在恒

延迟模式将是32个时隙;例如，当输入的32个时隙（信道

31）被切换到输出时隙1（信道0）。同样地，最大延迟

当所述第一时隙中的帧（通道0）切换到最后达到

时隙在帧（信道31 ），因此，延迟的94个时隙（见

科幻gure 4 ）。

总之，从输入帧N的任何输入时隙将一直接通

对输出帧N + 2目标时隙。在恒定延迟模式

设备的吞吐量延迟是根据以下公式计算：

DELAY=[32+(32-IN)+(OUT-1)]

IN =输入时隙的数目（从1到32）

OUT =输出时隙（ 1至32）的数量。

微处理器端口

该IDT72V8985微处理器的端口是一个非复用总线architec-

真实存在。并行端口由一个8位的并行数据总线的（ D0-D7 ），六地址

输入线（A0 - A5）和四条控制线（ CS，DS， R / W和

DTA ）。

这种并行

微创允许访问控制寄存器，连接内存低，

连接存储器高，而数据存储器。所有地点都读/写

除了数据存储器，它只能读取。

从微创到连接存储和数据访问

存储器复用从输入和输出TDM端口访问。

这会导致可变数据确认延迟（ DTA）。在IDT72V8985

装置中，所述

DTA

输出提供了800ns的最大确认延迟

在连接存储器读/写操作。然而，对于操作

在数据存储器（处理器模式），最大确认延迟

可以1220ns 。

处理器使能位（第6位）放置每个输出信道的每

在处理器模式输出流;即连接内存中的内容

低（ CML ，见表5）是在输出流中输出每帧一次

除非ODE输入引脚为低电平。如果PE位为高电平，则IDT72V8985

每一个行为，就好像第2位（通道源）和0 （输出使能）

连接存储器高（ CMH ，见表4）的位置被设置为HIGH ，

不管实际价值的。如果PE为低电平，则bit每个连接的2和0

内存高的位置运行正常。在这种情况下，如果CMH的第2位为高电平时，

相关的TX输出通道为处理器模式。如果CMH的第2位

低，则慢性粒细胞白血病中的内容定义源信息（数据流和

的时隙是信道）被切换到输出。

如果ODE的输入引脚为低电平，则所有的串行输出是高阻抗。

如果ODE为高电平，则bit 0 （输出使能）的CMH位置让（若为高电平）

或禁用（如果LOW）为特定的通道。

每个连接内存高位置的第1位（ CCO ）的内容（见

表4） CCO引脚上输出每帧。 CCO的引脚为2.048兆位/

s输出，它带有256位。如果CCO位为高电平时，相应的位

上CCO输出被发送高电平。如果CCO为低电平时，相应的位

CCO的输出被发送低电平。的CMH的256位CCO的内容

传输顺序到CCO输出引脚，并同步

在TX流。要允许延迟任何外部控制电路的内容

在CCO位是在相应通道的输出前一个通道

TX流。例如，在位置0 CCO位的内容（对应

到TX0 ， CH0 ），同步传输与发送信道31位7位1的

CMH的通道1流0-7的输出同步地发送信道

0位7-0 。

初始化

在微处理器的初始化程序中，微处理器应

计划，通过矩阵所需的活动路径，并把所有其他渠道

成为高阻抗状态。应注意，没有两个连接的TX

同时输出驱动总线。与CMH设置，微处理器

控制矩阵可以把ODE信号高放弃高

阻抗状态控制到连接内存最高位输出。

复位引脚被设计为与董事会复位电路使用。在上电复位

在TX串行数据流将被放入高阻抗和内部状态

寄存器和计数器将被重置。作为连接存储器可以是任何

后的状态的电源时，在ODE销应该用于容纳所述TX在流

高阻抗，直到每通道输出使能在连接控制

高内存适当进行编程。 ODE之间的主要区别

和复位，复位寄存器和计数器会改变的状态下，作为ODE

仅控制所述TX的高阻抗状态流。

RESET

输入唯一

设置在SSOP封装。

软件控制

如果A5 ， A1 ， A0地址线输入为低电平时， IDT72V8985的内部

控制寄存器进行寻址（见表2）。如果A5的输入信号为高电平，则

剩余的地址输入线，用于选择每32个可能的渠道

输入或输出流。如在控制寄存器中的描述所说明的，

地址控制寄存器的输入线和所述数据流的地址位（ STA）的

给选择IDT72V8985数据的所有位置的用户的能力和

连接的回忆。参见图5 ，用于访问内部存储器。

在控制寄存器中的数据由存储器选择和流

地址位，拆分内存和处理器使能位（见表3 ）。斯普利特内存

模式（第7位控制寄存器的）读取从数据存储和写入

是连接存储空间不足。内存选择位允许

连接内存高或低或数据存储器进行选择，而

流地址位定义了对应的输入内存小节

或输出流。

表2

地址映射

位置

控制寄存器

通道0

通道1

表1

可变延迟模式

输入通道

输出通道

中m = n ， n + 1个或n + 2中

m>n+2

m<n

吞吐量延迟

间的n + 32时隙

米 - 正时隙

32- （ N-M）时隙

通道31