【3.3伏高密度SUPERSYNC II 72位的FIFO512 x 72, 1,024 x 722,】,IC型号IDT72V7250L15BB,IDT72V7250L15BB PDF资料,IDT72V7250L15BB经销商,ic,电子元器件-51电子网

3.3伏高密度SUPERSYNC II 72位的FIFO

512 x 72, 1,024 x 72

2,048 x 72, 4,096 x 72

8,192 x 72, 16,384 x 72

32,768 x 72, 65,536 x 72

IDT72V7230 ， IDT72V7240

IDT72V7250 ， IDT72V7260

IDT72V7270 ， IDT72V7280

IDT72V7290 ， IDT72V72100

产品特点：

请选择以下内存组织之间：

IDT72V7230

512 x 72

IDT72V7240

1,024 x 72

IDT72V7250

2,048 x 72

IDT72V7260

4,096 x 72

IDT72V7270

8,192 x 72

IDT72V7280

16,384 x 72

IDT72V7290

32,768 x 72

IDT72V72100

65,536 x 72

100 MHz工作频率（ 10纳秒读取/写入周期时间）

用户可选的输入和输出端口，总线上浆

- X72到X72出

- X72到X36出

- X72到X18出

- X36到X72出

- X18到X72出

大端/小端用户选择单词表示

固定，先低时延字

零延迟重发

自动关机最大限度地降低待机功耗

主复位清除整个FIFO

部分复位清除数据，但保留可编程设置

空，满和半满标志信号FIFO状态

可编程几乎空和几乎全部的标志，每个标志可

默认为8个预选偏移1

可选的同步/异步时序模式Almost-

空的，几乎全旗

程序可编程标志由串行或并行方式

选择IDT标准时间（使用

和

标志），或第一个字

砸锅时间（使用

和

标志）

输出使能卖出期权数据输出为高阻抗状态

在深度和宽度易于扩展

独立的读写时钟（允许读取和写入

同时进行）

输出的异步操作启用，

读片选（

RCS

）上读取端

可在一个256引脚细间距球栅阵列封装（ PBGA ）

特点JTAG （边界扫描）

高性能的亚微米CMOS技术

工业级温度范围（？ 40 ° C至+ 85°C ），可

功能框图

-D

（ X72 ， X36或X18 ）

文

WCLK

SEN

SCLK

输入寄存器

偏移寄存器

FF / IR

PAF

EF /或

PAE

FWFT / SI

PFM

FSEL0

FSEL1

写控制

逻辑

写指针

RAM阵列

512 x 72

1,024 x 72

2,048 x 72

4,096 x 72

8,192 x 72

16,384 x 72

32,768 x 72

65,536 x 72

旗

逻辑

读指针

太太

PRS

TCK

TRST

TMS

TDO

TDI

控制

逻辑

公共汽车

CON组fi guration

RESET

逻辑

JTAG

控制

（边界扫描）

输出寄存器

读

控制

逻辑

RCLK

任

RCS

-Q

（ X72 ， X36或X18 ）

4680 drw01

IDT和IDT标识是注册为Integrated Device Technology ，Inc.的商标SuperSync II FIFO是集成设备技术公司的商标。

商业级温度范围

2003年12月

DSC-4680/9

IDT72V7230 / 7240 /七千二百六十〇分之七千二百五/七千二百八十零分之七千二百七十/七万二千一百分之七千二百九十3.3V高密度SUPERSYNC II

FIFO

512× 72 ， 1K X 72 ， 2K X 72 ， 4K X 72 ， 8K ×36 ， 16K X 72 ， 32K X 72 ， 64K X 72

商业级温度范围

描述：

该IDT72V7230 / 72V7240 / 72V7250 / 72V7260 / 72V7270 / 72V7280 /

72V7290 / 72V72100是非常深的，高速， CMOS先入第一代

出（FIFO）存储器与时钟读写控制和柔性，母线

匹配X72 / X36 / X18的数据流。这些FIFO提供几个关键用户的好处：

灵活的X72 / X36 / X18两个总线匹配读写端口

通过重传操作所需的周期是固定的，短的。

第一个字数据潜伏期，从时间的第一个字被写入到

空FIFO它可以读取的时间，是固定的，短的。

高密度的产品多达4兆

公交配套同步FIFO都特别适合于网络，视频，

电信，数据通信，以及需要的其他应用程序

缓冲大量大小不等的数据和匹配总线。

每个FIFO具有一个数据输入端口（D

）和一个数据输出端口（Q

），两者的

这可以假定任一72位， 36位或18位的宽度由所确定的

外部控制输入引脚宽度（ IW ），输出宽度（ OW ），以及巴士 - 国家

在主复位周期匹配（ BM ）引脚。

输入端口是由写时钟（ WCLK ）输入控制和写使能

（ WEN）的输入。数据被写入到FIFO的WCLK时的每个上升沿

文

为有效。输出端口通过一个读时钟（ RCLK ）输入的控制

引脚配置

A1球焊垫角

Q33

Q35

Q34

Q30

Q28

Q16

Q13

Q10

Q61

Q58

Q55

Q43

Q40

Q37

Q25

Q21

Q22

Q47

Q46

Q45

Q27

Q15

Q12

Q60

Q57

Q54

Q42

Q39

Q36

Q18

Q19

Q20

Q50

Q49

Q48

VCC

Q53

Q52

Q51

GND

Q65

Q64

Q63

Q68

Q67

Q66

Q71

Q70

Q69

TCK

VCC

D71

D70

D69

TDI

GND

D68

D67

D66

D65

D64

D63

D53

D52

D51

TMS

VCC

GND

D50

D49

D48

GND

D47

D46

D45

D27

D15

D12

D60

D57

D54

D42

D35

D34

D30

D28

D16

D13

D10

D61

D58

D55

D43

D40

D37

D25

D21

D22

D33

D32

D31

D29

D17

D14

D11

D62

D59

D56

D44

D41

D38

D26

D24

D23

Q32

Q31

Q29

VCC GND

VCC

GND

TRST

TDO

VCC

GND

Q17

Q14

GND VCC

GND

VCC

Q11

GND VCC

GND

VCC

PFM

Q62

Q59

Q56

GND VCC

GND

FS1

太太

PAF

VCC

FS0

PRS

文

WCLK

Q44

GND VCC

GND

RCS

GND

PAE

Q41

GND SCLK D39

SEN

D36

D18

D19

D20

Q38

FWFT /

Q26

Q24

Q23

任

RCLK

4680 drw02

PBGA （ BB256-1 ，订货代码： BB ）

顶视图

IDT72V7230 / 7240 /七千二百六十〇分之七千二百五/七千二百八十零分之七千二百七十/七万二千一百分之七千二百九十3.3V高密度SUPERSYNC II

FIFO

512× 72 ， 1K X 72 ， 2K X 72 ， 4K X 72 ， 8K ×36 ， 16K X 72 ， 32K X 72 ， 64K X 72

商业级温度范围

描述（续）

和读使能（ REN）的输入。数据从FIFO中读出的每个上升沿

RCLK时

任

为有效。输出使能（ OE ）输入为

输出三态控制。

A读片选（ RCS ）的输入，还提供了同步启用

并禁用读取端口控制输入，

任志强。

该

RCS

输入同步

到读出时钟，并且还提供在Q的三态控制

输出。当

RCS

为disable ，

任

将在内部禁用，数据输出将在

高阻抗状态。

两个RCLK和WCLK信号的频率可以从0变

到f

最大

完全独立。有在频率没有限制

的一个时钟输入相对于另一个。

有操作这些设备的两种可能的时序模式： IDT

标准模式和第一个字告吹（ FWFT ）模式。

IDT标准模式，

写入到一个空的FIFO的第一个字也不会出现

上的数据输出线，除非执行一个特定的读操作。读

运算，它由激活的

任

并实现上升RCLK边缘，

会从内部存储器中的字转移到数据输出线。

FWFT模式，

写入到一个空的FIFO中的第一个字是直接主频

到RCLK信号的3转换后的数据输出线。一

任

是否

没有被断言为访问的第一个字。然而，随后的

写入FIFO的话做要求低

任

进行访问。状态

在主复位的FWFT / SI输入确定使用的定时模式。

对于需要更多的数据存储容量比单个FIFO中的应用

可提供的FWFT定时模式允许深度扩张的FIFO链接

在一系列（ 1 FIFO中即数据输出端被连接到相应的

的下一个数据输入）。无需外部逻辑是必要的。

这些FIFO有五个标志引脚，

EF /或

（空标志或输出就绪），

FF / IR

（满标志或输入就绪），

（半满标志）

PAE

（可编程

几乎空标志）和

PAF

（可编程几乎满标志）。该

和

功能是在IDT标准模式中选择。该

和

功能

在FWFT模式中选择。

HF ， PAE

和

PAF

随时可以使用，

不论定时模式。

PAE

和

PAF

可以独立地进行编程，以在任何点切换

内存。可编程偏移确定标志开关阈值和能

通过两种方法来加载：并行或串行。八默认偏移设置也

设置，从而使

PAE

可以被设置在的位置的预定数量来切换

从空边界和

PAF

阈值也可以设定为类似

预定义的值从完整的边界。缺省偏移值期间设定

主复位由FSEL0 ， FSEL1的状态，

销。

对于串口编程，

SEN

再加上

上的每个上升沿

SCLK，用于通过串行输入（SI ）来加载偏移寄存器。对于并行

编程，

文

再加上

在WCLK的每个上升沿，被用于

加载经由D中的偏移量寄存器

任

再加上

每个上升沿

RCLK的可用于读取的偏移量在从Q平行

无论

串行或并行的偏移加载已被选择。

部分复位（ PRS ）

写时钟（ WCLK ）

写使能（ WEN ）

LOAD （ LD ）

（ X72 ， X36 ， X18 ） DATA IN （D

- D

)

串行时钟（ SCLK ）

串行ENABLE （ SEN ）

第一个字告吹/串行输入

（ FWFT / SI ）

满标志/ INPUT READY （ FF / IR ）

可编程几乎全（ PAF ）

穿插/

非穿插奇偶校验（ IP ）

大端/小端（ BE ）

MASTER RESET （ MRS）

读时钟（ RCLK ）

读使能（ REN）

读片选（ RCS ）

输出使能（ OE ）

（ X72 ， X36 ， X18 ）数据输出（ Q

- Q

)

转发（ RT ）

空标志/ OUTPUT READY （ EF / OR）

可编程几乎空（ PAE ）

半满标志（ HF ）

JTAG时钟（ TCLK ）

JTAG复位（ TRST ）

JTAG模式（ TMS）的

（ TDO ）

（ TDI）的

IDT

72V7230

72V7240

72V7250

72V7260

72V7270

72V7280

72V7290

72V72100

输入宽度（ IW ）

输出宽度（ OW ）

巴士 -

匹配

（ BM ）

4680 drw03

图1.单设备配置信号流图

IDT72V7230 / 7240 /七千二百六十〇分之七千二百五/七千二百八十零分之七千二百七十/七万二千一百分之七千二百九十3.3V高密度SUPERSYNC II

FIFO

512× 72 ， 1K X 72 ， 2K X 72 ， 4K X 72 ， 8K ×36 ， 16K X 72 ， 32K X 72 ， 64K X 72

商业级温度范围

在主复位（ MRS）发生以下事件：读取和写入

指针设置为FIFO的第一个位置。在FWFT引脚选择IDT

标准模式或FWFT模式。

该部分复位（ PRS ）还设置了读写指针到第

所述存储器的位置。然而，定时模式，可编程标志

编程方法和默认的或现有的程序之前设置的偏移

部分复位保持不变。该标志根据所述定时更新

模式和有效偏移。

PRS

对于中期操作重置设备有用，

重新编程的可编程标志时，将是不可取的。

另外，也可以以选择的定时模式

PAE

（可编程Almost-

空标志）和

PAF

（可编程几乎满标志）输出。时机

模式可以被设置为异步或同步的

PAE

和

PAF

FL AGS 。

如果异步

PAE / PAF

被选择的配置，所述

PAE

断言

LOW RCLK的低到高的跳变。

PAE

被重置为高，对LOW-

到高WCLK的过渡。类似地，

PAF

被置为低电平的LOW-

到高WCLK的过渡，

PAF

被重置为高，对低到高

RCLK过渡。

如果同步

PAE / PAF

被选择的配置，所述

PAE

断言和

更新的RCLK ，而不是只WCLK的上升沿。同样，

PAF

断言和更新的WCLK ，而不是只RCLK的上升沿。该

所需模式中的主复位由可编程的状态被配置

旗模式（ PFM ）引脚。

该重传功能允许将数据从FIFO重读以上

一次。一个低的

上升RCLK边缘时输入启动重发

操作由读指针设置到所述存储器阵列的第一位置。

零延迟重发定时模式，可以使用重传被选中

计时模式引脚（ RM）。在主复位的低电平RM会选择零

延迟重发。在主复位对RM一个高将选择正常

潜伏期。

如果选择零延迟重发操作时，第一个数据字是

重发将被放置在输出寄存器相对于同一RCLK

边发起基于RT为低的重传。

请参考图16和17，用于

重发定时

正常的延迟。参考

图18和19，用于

零延迟重发定时。

该设备可以具有不同的输入和输出的总线宽度为被构造

在表1中示出。

提供大端/小端数据字格式。这个功能是

当FIFO采用的是总线匹配模式，来确定订单的有益

话。作为一个例子，如果选择大端模式，则最显著

长字写入FIFO的字将被从FIFO读出的第一，

其次是最显著字。如果小端格式的选择，那么

长字写入FIFO中的至少显著字将被首先读出

其次是最显著的单词。期望该模式中配置

主复位由大端（ BE ）引脚的状态。

穿插/非穿插奇偶校验（ IP ）位功能允许用户

选择在加载到并行端口（ D0- DN ）字的奇偶校验位时，

编程标志偏移。如果选择穿插平价模式，则

FIFO将假定奇偶校验位的并行过程中坐落在比特位置D8的

标志偏移编程。如果选择非穿插校验方式，

然后D8被假定为一个有效位和D16和D17被忽略。 IP模式

在主复位由IP输入引脚的状态被选择。

如果，在任何时间，在FIFO没有积极地执行一个操作，该芯片将

自动关机。一旦在断电状态下，待机电源

电流消耗最小化。启动任何操作（通过激活控制

输入）将立即停止设备的的掉电状态。

这两个异步输出使能引脚（ OE ）和同步阅读

设置在所述FIFO中的芯片选择引脚（RCS）。同步阅读

芯片选择同步到RCLK 。同时输出使能和读芯片

选择控制FIFO的输出缓冲器，造成缓冲区是为高电平

阻抗和低阻抗。

还提供了JTAG测试引脚，该FIFO有功能齐全的边界

扫描功能，符合IEEE 1149.1标准测试访问端口和

边界扫描结构。

该IDT72V7230 / 72V7240 / 72V7250 / 72V7260 / 72V7270 / 72V7280 /

72V7290 / 72V72100使用IDT的高速亚微米CMOS制

技术。

表1

—

BUS匹配配置模式

写端口宽度

x72

x36

x18

x72

读端口宽度

x72

x36

x18

IDT72V7230 / 7240 /七千二百六十〇分之七千二百五/七千二百八十零分之七千二百七十/七万二千一百分之七千二百九十3.3V高密度SUPERSYNC II

FIFO

512× 72 ， 1K X 72 ， 2K X 72 ， 4K X 72 ， 8K ×36 ， 16K X 72 ， 32K X 72 ， 64K X 72

商业级温度范围

引脚说明

符号

–D

太太

名字

数据输入

主复位

I / O

描述

数据输入为72- ， 36-或18位总线。当在36-或18位模式下，未使用的输入引脚应与

低。

太太

初始化读写指针为零，并设置输出寄存器为全零。在主复位，

FIFO被配置为FWFT或IDT标准模式，总线匹配的配置，八一

可编程标志的默认设置中，偏移量设置串行或并行编程，大端/小端

格式，零延时时序模式，穿插平价，以及同步和异步编程

标志时序模式。

PRS

初始化读写指针为零，并设置输出寄存器为全零。在部分复位，

现有的模式（ IDT或FWFT ），程序设计方法（串行或并行），以及可编程标志设置

全部保留。

置在RCLK的上升沿将初始化读指针到零，则设置

标志为低（或至

在FWFT模式高电平），并且不影响写指针，编程方法，现有的定时模式或

可编程标志的设置。

是有用的，以从FIFO中的第一物理位置重新读取数据。

在主复位，将选择第一个字告吹或IDT标准模式。主复位后，该引脚功能

为加载一个串行输入偏移寄存器。

此销，随着IW和BM ，选择读端口的总线宽度。见表1总线宽度配置。

该引脚，以及OW和BM ，选择的写端口的总线宽度。见表1总线宽度配置。

BM适用于IW和OW选择总线规格为读写端口。见表1总线宽度

配置。

在主复位的低电平

将选择大端操作。高一上在主复位

将选择小端格式。

在主复位的低电平RM会选择零延迟重发定时模式。在RM一个HIGH将选择

正常延迟模式。

在主复位的低电平PFM将选择异步编程标志时序模式。一个高点

PFM将选择同步可编程标志时序模式。

在主复位的低电平IP将选择非穿插校验方式。一高就会选择穿插

奇偶校验模式。

在主复位，这个输入以及FSEL1和

销，将选择的缺省值的偏移值

可编程标志

PAE

和

PAF 。

可有多达8种可能的设置。

在主复位，这个输入以及FSEL0和

引脚选择默认的偏移值的

可编程标志

PAE

和

PAF 。

可有多达8种可能的设置。

当启用

文，

WCLK的上升沿将数据写入到FIFO和偏移到可编程

注册了并行编程。

文

使WCLK用于写入数据到FIFO存储器和偏移量寄存器。

当启用

任，

RCLK的上升沿读取从FIFO存储器中的数据和偏移量从

可编程的寄存器。（ RCS必须处于活动状态）。

任

使RCLK为从FIFO存储器中读出的数据和偏移量寄存器。（ RCS必须处于活动状态）。

提供Q的输出阻抗的异步控制

在硕士或部分复位的

输入的是，提供的数据输出高阻抗控制的唯一输入。

RCS

提供Q的读取端口和输出阻抗的同步控制

同步到RCLK

中

硕士或部分复位的

RCS

输入不在乎，如果

为低电平时，数据输出，将低阻抗

不管

RCS 。

当启用

SEN ，

SCLK的上升沿写入数据的一个比特（本从SI输入），进

可编程寄存器的串行编程。

SEN

使可编程标志偏移串行加载。

这是一个双重目的的销。在主复位，的状态

随着FSEL0和FSEL1输入，

确定的8默认一个偏移值，用于

PAE

和

PAF

标志，以及该方法，以使这些

偏移量寄存器可以被编程，并行或串行（见表2）。主复位后，该引脚使能写

向和从偏移寄存器读出。

在IDT标准模式中，

功能被选择。

表示FIFO存储器是否已满。

在FWFT模式中，

功能被选择。

指示是否有可用空间用于写

到FIFO存储器。

PRS

部分复位

重发

FWFT / SI

PFM

FSEL0

FSEL1

WCLK

文

RCLK

任

RCS

第一个字秋季

通过/串行输入

输出宽度

输入宽度

总线匹配

大端/

小尾数

重发定时

模式

可编程

旗模式

穿插平价

标志选择位0

标志选择位1

写时钟

写使能

读时钟

读使能

OUTPUT ENABLE

读片选

SCLK

SEN

串行时钟输入

串行启用

负载

FF / IR

全旗/

输入就绪