IDT72V70200 3.3V时隙交换
数字开关512 ×5
12
商业级温度范围
.UNCTIONAL描述
该IDT72V70200能够切换512 ×512 ， 64千比特/秒PCM或
的N× 64Kbit / s的信道数据。该器件都保持在数据帧的完整性
应用程序和最小时延吞吐量为每个语音应用
通道的基础。
该IDT72V70200的串行输入数据流可以有一比特率
2.048 Mb / s的和被安排在125μs的宽画面，其中包含32个信道
分别。在输入和输出流的数据速率是相同的。
在处理器模式中，微处理器可以访问输入和输出的时间
在每个通道的基础上，允许控制和状态信息的传输时隙。
该IDT72V70200自动识别帧的极性synchroni-
矩阵特殊积输入信号和配置串行流或者ST-总线
或GCI
格式。
用各种不同的微处理器接口， IDT72V70200有
提供了一种输入模式引脚（ IM） ，以帮助将设备集成到不同
基于微处理器的环境：非复用和复用。这些
接口提供复用和摩托罗拉非复用的兼容性
巴士。该装置还可以解决不同的控制信号消除使用
的必要转换的信号（ R / W / WR ， DS / RD， AS / ALE）胶合逻辑。
帧偏移校正功能允许用户测量的帧偏移
延迟用帧的评价销（FE）。输入偏移延迟可以
编程使用内部帧输入失调寄存器个人流，见
表8 。
内部回送使TX输出的数据被周围环向
的RX输入，用于诊断目的。
在IDT72V70200的功能框图如图1所示。
数据和连接存储器
接收到的串行数据转换由内部serial-为并行格式
到并行转换器和数据存储器的存储顺序。在8KHz的
输入的帧脉冲（ F0i ）用于生成的信道和帧边界
所输入的串行数据。根据不同的接口模式选择（ IMS ）注册，
可使用的数据存储器可以是大到512字节。
数据是在串行数据流（ TX0-15 ）输出可来自任一
数据存储器或连接的内存。用于从数据存储器输出的数据
（连接模式）时，在连接的存储器地址被使用。对于数据
是从连接存储器输出，连接存储器控制位必
设置在处理器模式的具体TX输出。数据前一个时隙
是要被输出，从任一连接的存储器或数据存储器中的数据被读
在内部。这允许足够的时间进行存储器访问和并行到串行
转换。
连接和处理器模式
在连接模式下，输入源数据的所有输出的地址
信道被存储在连接存储器。连接存储器是
映射中的每个位置对应于一个输出信道，这样的方式
输出流。有关使用源地址的数据的详细信息（ CAB和
SAB的位） ，见表10。一旦源地址位由编程
微处理器，数据存储器的指定地址的内容是
传送到并行到串行转换器，然后到一个TX输出流。
通过在连接存储器具有的每个位置指定输入
信道，多个输出可以指定在相同的输入地址。这可以是一个
用于广播数据的强大工具。
在处理器模式中，微处理器将数据写入到连接
内存。在连接存储器中的每个位置对应于特定
输出流和信道号，并直接传送到并行 - 用于─
串行转换器1时隙前，将被输出。此数据将被输出
在TX在每帧数据流，直到数据由微处理器改变。
作为IDT72V70200可以在各种各样的应用中，该装置
还具有存储单元，以控制基于操作模式的输出。
具体地， IDT72V70200提供了五个每通道控制位
功能如下：处理器或连接方式，固定或可变延迟，
启用/三态的TX输出驱动器和使能/禁用环回
功能。此外，这些位中的一个允许控制CCO输出给用户。
如果输出信道通过连接设定为高阻抗状态
存储器中，TX输出将处于高阻抗状态的的持续时间
通道。除了在每个通道控制，对ST-总线的所有信道
输出可以通过拉动ODE的输入被放置在高阻抗状态
脚在接口模式下低或编程等待输出（ OSB ）位
选择寄存器。此操作将覆盖每道程序中
连接存储位。
连接存储器的数据可以通过微处理器来访问
界面。设备的寻址的内部寄存器，数据和连接
记忆是通过地址输入引脚和内存进行选择
（ MS ）位控制寄存器。有关设备的详细信息寻址，请参阅软件
控制和控制寄存器位描述（表3和5）。
串行数据接口时序
主时钟频率必须始终是两倍的数据速率。对于串行
2.048 Mb / s的数据传输率时，主时钟（CLK）必须是在4.096兆赫。该
输入和输出数据流的数据速率将始终是相同的。
将输入的8千赫兹帧脉冲可以处于ST-总线
或GCI格式。该
IDT72V70200自动检测输入帧脉冲的存在和
标识为任ST- BUS
或GCI 。在ST- BUS
格式，每一个第二下降
主时钟的边沿标志位边界和数据的时钟在上
CLK的上升沿，四分之三的方式进入的位格，见图7。
GCI格式，主时钟每一秒上升沿标志的位边界
和数据的时钟在CLK的下降沿四分之三的方式
进位单元，参见图8 。
输入帧补偿选择
输入帧偏移选择允许单独输入的通道对齐
流，以相对于所述输出流道对准偏移（即
F0i).
虽然所有的输入数据来自于以相同的速度，延迟可能由下列原因造成
变量path串行背板以及是可变的路径长度
在大型集中式和分布式交换系统来实现。因为
数据往往滞后，这个功能是补偿之间的偏移有用
时钟。
每个输入流可以通过编程具有其自己的延迟偏移值
框输入失调寄存器（ FOR） 。允许的最大偏差为4.5主
clock (CLK) periods forward with resolution of ½ clock period. The output frame
偏移不能被抵消或调整。参见图5，表8和9，用于延迟偏移
编程。
串行输入帧定位评估
该IDT72V70200提供了框架评估（ FE ）的输入来确定
不同的数据输入端的延迟相对于所述帧脉冲
F0i.
测量周期可以通过设置起始帧开始评估（ SFE ）
有点低了至少一帧。当在IMS寄存器中的超临界流体萃取位被改变
从低到高时，评估开始。两帧后，完整的帧
评价（ CFE ）位帧同步寄存器（ FAR）从低变化
到高的信号，一个有效偏移测量准备被从位0读
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