IDT72T3645 / 55 /65 /八十五分之七十五/一百〇五分之九十五/一百二十五分之一百一十五2.5V TeraSync 36位的FIFO
1K ×36 ， 2K ×36 ， 4K ×36 ， 8K ×36 ， 16K ×36 ， 32K ×36 ， 64K ×36 ， 128K ×36和256K ×36
商业和工业
温度范围
描述：
该IDT72T3645 / 72T3655 / 72T3665 / 72T3675 / 72T3685 / 72T3695 /
72T36105 / 72T36115 / 72T36125格外深， extrememly高
速度，CMOS先入先出（ FIFO）存储器与主频读写
控制和灵活的总线匹配X36 / X18 / X9的数据流。这些FIFO提供
几个关键用户的好处：
两个灵活的X36 / X18 / X9总线匹配读写端口
用于重传用户可选择MARK位置
用户可选的I / O结构， HSTL或LVTTL
在读异步/同步翻译或写端口
第一个字数据潜伏期，从时间的第一个字被写入到
空FIFO它可以读取的时间，是固定的，短的。
高密度的产品达9兆
总线匹配TeraSync的FIFO特别适合于网络，
视频，电信，数据通信和其它应用
需要缓存大量数据，并匹配不等尺寸的总线。
每个FIFO具有一个数据输入端口（D
n
）和一个数据输出端口（Q
n
），两者的
这可以假定任一36位， 18位或9位的宽度，通过测定
外部控制输入引脚宽度（ IW ） ，输出宽度（ OW ） ，以及巴士 - 国家
在主复位周期匹配（ BM ）引脚。
输入端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输入端口
通过写时钟（ WCLK ）输入和写使能（ WEN）输入控制。数据
本在DN上的数据输入被写入FIFO上的每个上升沿
当WCLK
文
为有效。在异步模式下只有WR
输入用于写入数据到FIFO。数据被写入在WR的上升沿
该
文
输入要依赖于它的活动状态， （ LOW ） 。
输出端口可以被选择为一个同步（定时）接口
或异步接口。在同步操作的输出端口是
通过读时钟（ RCLK ）输入和读使能（ REN）输入控制。数据
从FIFO中读取RCLK时的每个上升沿
任
为有效。
在异步操作仅RD输入用于读取从数据
FIFO。数据被读出在RD，所述的上升沿
任
输入应该连接到其
活动状态，LOW 。当选择了输出端口的异步操作
FIFO中必须为IDT标准模式下配置，也
RCS
应
绑低的
OE
使用的输入来提供输出，尺寸Qn三态控制。
输出端口可以被选择用于为2.5V的LVTTL或HSTL操作
主复位过程中选择了RHSTL输入的状态此操作。
输出使能（ OE ）输入为输出三态控制。
A读片选（ RCS ）的输入也提供了
RCS
输入同步
到读出时钟，并且还提供了对尺寸Qn数据输出端的三态控制。
当
RCS
处于关闭状态时，数据输出将是高阻抗。中
输出端口的异步操作，
RCS
应启用，举行低。
回声读使能，
EREN
和回声读时钟， ERCLK输出
提供的。这些是从FIFO中的所需要的读端口的输出
用于高速数据通信，以提供更紧密的同步
将数据从尺寸Qn输出被发送和被接收的数据
输入装置。从读端口读出的数据是可用的输出总线上
对于
EREN
和ERCLK ，这是非常有用的，当数据被读取
高速。该ERCLK和
EREN
输出是无功能的，当读
是设置为异步模式的端口。
两个RCLK和WCLK信号的频率可以从0变
到f
最大
完全独立。有在频率没有限制
的一个时钟输入相对于另一个。
有操作这些设备的两种可能的时序模式： IDT
标准模式和第一个字告吹（ FWFT ）模式。
In
IDT标准模式，
写入到一个空的FIFO的第一个字也不会出现
上的数据输出线，除非执行一个特定的读操作。读
运算，它由激活的
任
并实现上升RCLK边缘，
会从内部存储器中的字转移到数据输出线。
In
FWFT模式，
写入到一个空的FIFO中的第一个字是直接主频
到RCLK信号的3转换后的数据输出线。一
任
是否
没有被断言为访问的第一个字。然而，随后的
写入FIFO的话做要求低
任
进行访问。状态
在主复位的FWFT / SI输入确定使用的定时模式。
对于需要更多的数据存储容量比单个FIFO中的应用
可提供的FWFT定时模式允许深度扩张的FIFO链接
在一系列（ 1 FIFO中即数据输出端被连接到相应的
的下一个数据输入）。无需外部逻辑是必要的。
这些FIFO有五个标志引脚，
EF /或
（空标志或输出就绪） ，
FF / IR
（满标志或输入就绪） ，
HF
（半满标志）
PAE
（可编程
几乎空标志）和
PAF
（可编程几乎满标志） 。该
EF
和
FF
功能是在IDT标准模式中选择。该
IR
和
OR
功能
在FWFT模式中选择。
HF ， PAE
和
PAF
随时可以使用，
不论定时模式。
PAE
和
PAF
可以独立地进行编程，以在任何点切换
内存。可编程偏移确定标志开关阈值和能
通过两种方法来加载：并行或串行。八默认偏移设置也
设置，从而使
PAE
可以被设置在的位置的预定数量来切换
从空边界和
PAF
阈值也可以设定为类似
预定义的值从完整的边界。缺省偏移值期间设定
主复位由FSEL0 ， FSEL1的状态，
LD
销。
对于串口编程，
SEN
再加上
LD
上的每个上升沿
SCLK，用于通过串行输入（SI ）来加载偏移寄存器。对于并行
编程，
文
再加上
LD
在WCLK的每个上升沿，被用于
加载经由D中的偏移量寄存器
n
.
任
再加上
LD
每个上升沿
RCLK的可用于读取的偏移量在从Q平行
n
无论
串行或并行的偏移加载已被选择。
在主复位（ MRS）发生以下事件：读取和写入
指针设置为FIFO的第一个位置。在FWFT引脚选择IDT
标准模式或FWFT模式。
该部分复位（ PRS ）还设置了读写指针到第
所述存储器的位置。然而，定时模式，可编程标志
编程方法和默认的或现有的程序之前设置的偏移
部分复位保持不变。该标志根据所述定时更新
模式和有效偏移。
PRS
对于中期操作重置设备有用，
重新编程的可编程标志时，将是不可取的。
另外，也可以以选择的定时模式
PAE
（可编程Almost-
空标志）和
PAF
（可编程几乎满标志）输出。时机
模式可以被设置为异步或同步的
PAE
和
PAF
FL AGS 。
如果异步
PAE / PAF
被选择的配置，所述
PAE
断言
LOW RCLK的低到高的跳变。
PAE
被重置为高，对LOW-
到高WCLK的过渡。类似地，
PAF
被置为低电平的LOW-
到高WCLK的过渡，
PAF
被重置为高，对低到高
RCLK过渡。
如果同步
PAE / PAF
被选择的配置，所述
PAE
断言和
更新的RCLK ，而不是只WCLK的上升沿。同样，
PAF
is
断言和更新的WCLK ，而不是只RCLK的上升沿。模式
期望MasterReset期间被配置为通过所述可编程标志的状态
模式（ PFM ）引脚。
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