IDT72T2098 / 108 / 128分之118 2.5V高速TeraSync DDR / SDR的FIFO 20位/ 10位配置
32K ×20 / 64K ×10 ， 64K ×20 / 128K ×10 ， 128K ×20 / 256K ×10 ， 256K ×20 / 512K ×10
商业和工业
温度范围
描述：
该IDT72T2098 / 72T20108 / 72T20118 / 72T20128格外深，
极高速度， CMOS先入先出（ FIFO）存储器的能力
读取和写入的时钟的上升沿和下降沿的数据。该装置具有
灵活的X20 / X10总线匹配模式和选项选择单人或双人
数据时钟速率为输入和输出端口。这些FIFO提供几个关键用户
好处：
在读取和写入端口灵活的X20 / X10总线匹配
能力，以读取和写入在时钟的上升沿和下降沿
用户可选择单个或的输入和输出端口双倍数据速率
对于重传用户可选择MARK位置
用户可选的I / O结构， HSTL或LVTTL
第一个字数据潜伏期，从时间的第一个字被写入
一个空的FIFO它可以读取时间，是固定的，短的。
高密度的产品高达5Mbit
高达250MHz的高速操作
总线匹配双数据速率的FIFO特别适合
网络，视频，电信，数据通信等应用
需要在时钟的上升沿和下降沿的快速数据传送系统蒸发散。
这是一个伟大的选择增加数据速率不延长的宽度
总线或设备的速度。它们也能有效地应用
需要缓存大量数据，并匹配不等尺寸的总线。
每个FIFO具有一个数据输入端口（DN）和一个数据输出端口（尺寸Qn ），两者的
这可以假定任一20位或10位宽度作为由状态确定
外部控制输入引脚宽度（ IW ） ，输出宽度（ OW ）硕士期间的
重置周期。
输入端口是由写时钟（ WCLK ）输入控制和写使能
（ WEN）的输入。在DN上的数据的数据输入本可以被写入到FIFO
在WCLK时的每个上升沿和下降沿
文
断言和写入
单数据速率（ WSDR ）引脚保持高电平。数据可以选择只写
在WCLK的上升沿如果
WSDR
为有效。为了保证功能
该装置的，
文
必须是可控的信号，而不是接地。这是
重要的，因为
文
必须在时间为高电平时，主复位
（ MRS）脉冲低。此外，该
WSDR
引脚必须连接到高电平或低电平。
它不是一个控制信号，并且可以FIFO的操作过程中不被改变。
写操作可以选择单个或双数据速率模式。
对于单倍数据速率操作，写入FIFO的要求写单
数据速率（ WSDR ）引脚被置为有效。数据将被写入到FIFO的
WCLK当写使能（ WEN）的上升沿有效。双
数据速率操作，写入到FIFO中，需要
WSDR
被拉高。
数据将被写入到FIFO的WCLK时的上升沿和下降沿
文
为有效。
输出端口通过一个读时钟（ RCLK ）输入端和一个读控制
使能（ REN）的输入。数据从FIFO中读出的每个上升沿和下降沿
RCLK时
任
断言和读取单倍数据速率（ RSDR ）引脚举行
HIGH 。数据可以选择仅在RCLK的上升沿，如果读
RSDR
为有效。为了保证设备的功能性，
任
必须是受控
信号，而不是接地。这是重要的，因为
任
必须为高电平
那段时间，当主复位（ MRS）脉冲低。此外，该
RSDR
引脚必须连接到高电平或低电平。它不是一个控制信号，并且不能
FIFO的操作过程中被改变。
读操作可以被选择为任一单或双数据速率模式。
类似于写操作，从FIFO中在单数据速率读出要求
读单倍数据速率（ RSDR ）引脚被置为有效。数据将被从读
在FIFO在RCLK的上升沿时，读使能（ REN）被置位。
对于双倍数据速率操作，读入FIFO要求
RSDR
要
拉高。数据将被读取FIFO的列于上升沿和下降沿
RCLK时和
任
为有效。
3
输入和输出端口可以被选择用于为2.5V的LVTTL或HSTL
操作。这可以通过捆绑的HSTL信号低的LVTTL或可实现
高为HSTL电压操作。当读取端口设置为HSTL模式，
读片选（ RCS ）的输入也有禁用读端口的好处
输入，提供额外的功耗。
对所用的输入和输出端口中选择不同的数据率的选项
该装置。共有四种组合的，双倍数据可供选择的
率双倍数据速率（ DDR到DDR ） ， DDR ，以单倍数据速率（ DDR到
SDR ） ，以SDR DDR和SDR特别提款权。该时钟可以设置使用
WSDR
和
RSDR
销。例如，要设置的输入输出组合
DDR到SDR的，
WSDR
会很高，
RSDR
就为低。读取和写入
操作是在RCLK和WCLK的上升沿开始分别
永远的下降沿。如果
任
or
文
后的时钟的上升沿被置位，
没有读或写操作将可能在那个相同的脉冲的下降沿。
一输出使能（OE）输入被提供为高阻抗控制
输出。一读片选（ RCS ）的输入，还提供了同步
启用/禁用读端口控制输入，
任志强。
该
RCS
输入是同步的
认列的读出时钟，并且还提供了高阻抗的控制对所述尺寸Qn
数据输出。当
RCS
被禁用，
任
将在内部禁用，
数据输出将在高阻抗。不同于读片选信号
不过，
OE
不同步的RCLK 。输出为高阻不久
后的延迟时间，当
OE
从低转变为高。
回声读使能（二连）和回声读时钟（ ERCLK ）输出
被用来提供更紧密的同步之间正被发送的数据
从尺寸Qn输出，该数据被接收由输入装置。这些
需要进行高速数据通信从读端口的输出信号
阳离子。从读端口读出的数据是可用的相对于输出总线上
to
EREN
和ERCLK ，当数据正被读出的高速这是有用
操作，其中的同步是非常重要的。
的RCLK和WCLK信号两者的频率可以变化从0到f最大
完全独立。有一个的频率没有限制
时钟输入相对于另一个。
有操作这些设备的两种可能的时序模式： IDT
标准模式和第一个字告吹（ FWFT ）模式。
在IDT
标准模式下，
写入到一个空的FIFO的第一个字也不会出现
上的数据输出线，除非执行一个特定的读操作。读
运算，它由激活的
任
并实现上升RCLK边缘，
会从内部存储器中的字转移到数据输出线。要知道，
在双倍数据速率（ DDR ）模式下的IDT
标准模式
是可用的。
In
FWFT模式，
写入到一个空的FIFO中的第一个字是直接主频为
RCLK的3转换后的数据输出线。读操作不
已被执行来访问写入FIFO的第一个字。不过，
写入FIFO以后做的话就需要低
任
进行访问。
在FWFT输入的过程中主复位状态决定的定时模式
在使用中。
对于需要更多的数据存储容量比单个FIFO应用可以
提供的FWFT计时模式允许深度扩张链的FIFO
在一系列（ 1 FIFO中即数据输出端被连接到相应的
的下一个数据输入）。无需外部逻辑是必要的。
这些FIFO中有四个标志引脚，
EF /或
（空标志或输出就绪） ，
FF/
IR
（满标志或输入就绪） ，
PAE
（可编程几乎空标志） ，并
PAF
（可编程几乎满标志） 。该
EF
和
FF
功能选择
在IDT标准模式。该
IR
和
OR
功能在FWFT模式选择。
PAE
和
PAF
你随时可以使用，不论定时模式。
PAE
和
PAF
标志可以独立地进行编程，在任何点切换
在存储器中。可编程偏移标记的内部存储器中的位置
该激活
PAE
和
PAF
标志，并且只能进行串行编程。对
编程的偏移量，集
SEN
活性和数据可以通过串行输入被加载
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