【128K ×36 ， 256K ×18 ，3.3V同步ZBT SRAM的3.3V的I / O ，突发】,IC型号IDT71V3559SA85BQI,IDT71V3559SA85BQI PDF资料,IDT71V3559SA85BQI经销商,ic,电子元器件-51电子网

128K ×36 ， 256K ×18 ，

3.3V同步ZBT SRAM的

3.3V的I / O ，突发计数器，

流过输出

IDT71V3557S

IDT71V3559S

IDT71V3557SA

IDT71V3559SA

特点

128K ×36 ， 256K ×18的内存配置

支持高性能系统的运行速度 - 100兆赫

（ 7.5 ns的时钟到数据访问）

ZBT

特点 - 读和写之间没有死循环

周期

内部同步输出缓冲器能消除

需要控制

单R / W （读/写）控制引脚

4字突发能力（交错或线性）

单个字节写（ BW

）控制（可配合活动）

三芯片使简单的深度扩张

3.3V电源（ ± 5 ％）， 3.3V （ ± 5 ％）， I / O电压（V

DDQ

)

可选边界扫描的JTAG接口（ IEEE 1149.1

投诉）

包装在JEDEC标准的100引脚塑料薄型四方

扁平封装（ TQFP ）， 119球栅阵列（ BGA ），并罚款165

间距球栅阵列（ FBGA ）

描述

该IDT71V3557 / 59顷3.3V高速4718592位（ 4.5兆

位）组织为128K ×36 / 256K X 18，它们是同步SRAM

设计围绕转动时，公交车，以消除死总线周期

之间的读取和写入，或写入和读取。因此，他们已经

定名为ZBT

或零总线周转。

地址和控制信号被施加到SRAM中一个时钟

循环，并在相关联的数据周期发生在下一时钟周期，将

它读取或写入。

该IDT71V3557 / 59包含地址，数据输入和控制信号

寄存器。输出是通流（不输出数据寄存器）。产量

能是唯一的异步信号，并且可以用于禁用

在任何给定时刻的输出。

时钟使能（ CEN ）引脚允许IDT71V3557 / 59的操作

只要有必要暂停。所有的同步输入是

忽略时（ CEN ）为高，内部设备寄存器将举行

它们以前的值。

有三个芯片使能引脚（ CE

，CE

），允许用户

在需要时取消该设备。如果这三个中的任何一个不被肯定

当ADV / LD为低时，没有新的存储器操作可以是

发起。然而，任何挂起的数据传输（读取或写入）将

完成。数据总线将三态，一个周期后，芯片DE-

选择或写被启动。

该IDT71V3557 / 59有一个片上串计数器。在突发

模式时， IDT71V3557 / 59可以提供4个周期的数据为一个单一的

地址提供给SRAM中。色同步信号序列的顺序是

由定义

LBO

输入引脚。该

LBO

针和线之间的选择

交错突发序列。在ADV / LD信号用于加载一个新的

外部地址（ ADV / LD = LOW）或增加内部突发计数器

（ ADV / LD =高）。

该IDT71V3557 / 59的SRAM采用IDT最新的高性能

CMOS工艺和被包装在JEDEC标准14毫米X 20毫米

100针薄塑料四方扁平封装（ TQFP ），以及一个119球栅阵列

（BGA ）和165细间距球栅阵列（ FBGA ）。

输入

产量

输入

I / O

供应

同步

异步

同步

不适用

同步

STATIC

同步

不适用

同步

异步

同步

STATIC

5282 TBL 01

引脚说明摘要

-A

地址输入

芯片使

OUTPUT ENABLE

读/写信号

时钟使能

单个字节写入选择

时钟

提前破灭地址/加载新地址

线性/交错突发订单

测试模式选择

测试数据输入

测试时钟

测试数据输出

JTAG复位（可选）

睡眠模式

数据输入/输出

核心电源， I / O电源

地

，CE

CEN

CLK

ADV /

LBO

TMS

TDI

TCK

TDO

TRST

I / O

-I / O

， I / O

-I / O

, V

DDQ

2004集成设备技术有限公司

2004年10月

DSC-5282/07

IDT71V3557 ， IDT71V3559 ， 128K ×36 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流过输出

商用和工业温度范围

引脚德网络nitions

(1)

符号

-A

ADV /

引脚功能

地址输入

前进/负载

I / O

活跃

不适用

描述

同步地址输入。地址寄存器由CLK的上升沿的组合触发，

ADV /

低，

CEN

低，真正的芯片使。

ADV /

]是用于加载新的地址和控制时，它的内部寄存器的同步输入

采样在低时钟与所选芯片的上升沿。当ADV /

是低的与芯片

取消选择，正在进行的任何突发终止。当ADV /

被采样为高电平则内部爆裂

计数器先进的，这是正在进行的任何突发。外部地址将被忽略时， ADV /

采样为高。

信号是一个同步输入，标识发起的当前负载周期是否是读或写

存取存储器阵列。对于当前周期中的数据总线活动发生一个时钟周期之后。

SY nchronous时钟使能输入。当

CEN

采样为高电平，其它所有的同步输入，包括时钟

被忽略，输出保持不变。的效果

CEN

采样高的器件输出好像

低到高时钟转换并没有出现。对于正常操作，

CEN

必须SAMP LED小上升沿

的时钟。

同步字节写使能。每个9位字节都有自己的有源低字节写使能。上载写

个周期（当R /

和ADV /

采样低）相应的字节写信号（

）必须是有效的。

字节写信号，还必须对突发写入的每个周期中有效。字节写信号被忽略时，

采样为高电平。数据的邑propriate字节（多个）的一个周期后写入到器件中。

都可以接低电平，如果总是在做写入整个36位字。

同步低电平有效芯片使能。

和

使用带有CE

使IDT71V3557 / 59 。（

高采样或CE

采样低点）和ADV /

低，在时钟的上升沿，启动解选

周期。该ZBT

有一个周期的DESE择，即数据总线将三态，一个时钟周期之后是取消

发起。

同步高电平有效芯片使能。 CE

用于与

和

以使芯片。 CE

已反转

极性，但其它方面与

和

这是时钟输入到IDT71V3557 / 59 。以外

，对于该设备的所有的定时提述

相对于CLK的上升沿。

数据输入/输出（ I / O）引脚。数据输入路径被登记时，由CLK的上升沿触发。数据

输出路径是通流（无输出寄存器）。

突发为了选择输入。当

LBO

是高的交错突发序列被选择。当

LBO

是低

线性脉冲串顺序被选择。

LBO

是一个静态的输入，并在器件工作期间，必须不会改变..

异步输出使能。

必须低，读取从71V3557 / 59的数据。当

是高的I / O

引脚处于高阻状态。

并不需要进行主动控制的用于读取和写入周期。在

正常运行时，

可以连接到低电平。

给出了TAP控制器的输入命令。采样TDK的上升沿。该引脚具有内部上拉。

寄存器置于TDI和TDO之间的串行输入。采样于TCK的上升沿。该引脚具有

内部上拉电阻。

TAP控制器的时钟输入。每个TAP事件计时。测试输入被捕获在TCK的上升沿，

而测试输出由TCK的下降沿驱动。该引脚具有内部上拉。

寄存器置于TDI和TDO之间的串行输出。视的状态这个输出是活动

TAP控制器。

可选的异步JTAG复位。可用于复位TAP控制器，但不是必需的。 JTAG复位

在上电和使用TMS和TCK每IEEE 1149.1也RESE TS自动发生。如果不使用

TRST

可以

悬空。该引脚具有内部上拉。

同步睡眠模式的输入。 ZZ HIGH将门CLK内部和电源关闭的IDT71V3557 / 3559到

它的功耗最低水平。数据保存期限保证睡眠模式。该引脚具有内部

下拉。

3.3V内核电源。

3.3V的I / O供电。

地面上。

5282 TBL 02

READ / WRITE

时钟使能

不适用

低

CEN

单个字节

写入启用

低

芯片使

低

CLK

I / O

-I / O

I / O

-I / O

芯片使能

时钟

数据输入/输出

线性突发顺序

OUTPUT ENABLE

I / O

高

不适用

低

LBO

TMS

TDI

TCK

TDO

测试模式选择

测试数据输入

测试时钟

测试数据输出

JTAG复位

（可选）

不适用

TRST

低

DDQ

睡眠模式

电源

地

不适用

高

不适用

注意：

1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。

6.42

IDT71V3557 ， IDT71V3559 ， 128K ×36 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流过输出

商用和工业温度范围

功能框图？ 128K ×36

LBO

地址A [ 0:16 ]

，CE

读/写

CEN

ADV / LD

BWX

输入寄存器

控制

128K ×36位

存储阵列

地址

CLK

控制逻辑

MUX

时钟

SEL

门

TMS

TDI

TCK

TRST

（可选）

数据I / O [ 0点31 ] ， I / O P [ 1 ： 4 ]

JTAG

（ SA版）

TDO

5282 DRW 01

6.42

IDT71V3557 ， IDT71V3559 ， 128K ×36 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流过输出

商用和工业温度范围

功能框图？ 256K ×18

LBO

地址A [ 0:17 ]

，CE

读/写

CEN

ADV / LD

BWX

CLK

控制

256K ×18位

存储阵列

地址

输入寄存器

控制逻辑

MUX

时钟

SEL

门

TMS

TDI

TCK

TRST

（可选）

数据I / O [ 0点15 ] ， I / O P [ 1 ： 2 ]

JTAG

（ SA版）

TDO

5282 DRW 01A

建议的直流工作

条件

符号

DDQ

参数

核心供电电压

I / O电源电压

地

输入高电压 - 输入

输入高电压 - I / O

输入低电压

分钟。

3.135

2.0

-0.3

(1)

典型值。

3.3

____

马克斯。

3.465

+ 0.3

DDQ

+ 0.3

(2)

0.8

单位

5282 TBL 04

注意事项：

1. V

（分钟） = -1.0V脉冲宽度小于T

CYC

/ 2 ，每秒一次循环。

2. V

（最大） = + 6.0V为脉冲宽度小于吨

CYC

/ 2 ，每秒一次循环。

6.42

IDT71V3557 ， IDT71V3559 ， 128K ×36 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流过输出

商用和工业温度范围

推荐工作

温度和电源电压

GRADE

产业

温度

(1)

0 ° C至+ 70°C

-40 ° C至+ 85°C

3.3V±5%

DDQ

3.3V±5%

5282 TBL 05

注意事项：

1. T

是"instant on"外壳温度。

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

I / O

DDQ

I / O

DDQ

I / O

(1)

(2)

I / O

DDQ

I / O

DDQ

I / O

CLK

读/写

CEN

ADV /

(3)

引脚配置？ 128K ×36

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

I / O

DDQ

I / O

DDQ

I / O

(1)

SS / ZZ

(1,4)

I / O

DDQ

I / O

DDQ

I / O

5282 DRW 02

注意事项：

1.销14 ， 64和66不具有直接连接到V

只要输入电压为< V

2.引脚16不具有直接连接到V

只要输入电压为> V

3.引脚83和84分别被保留用于未来的8M和16M 。

4.引脚64支持ZZ （睡眠模式）的最新芯片版本。

LBO

顶视图

100 TQFP

6.42