【256K ×183.3V同步ZBT SRAM3.3V的I / O ，突发计数器流水线输出xxIDT7】,IC型号IDT71V3548S100BGI,IDT71V3548S100BGI PDF资料,IDT71V3548S100BGI经销商,ic,电子元器件-51电子网

256K ×18

3.3V同步ZBT SRAM

3.3V的I / O ，突发计数器

流水线输出

IDT71V3548S

IDT71V3548SA

特点

256K ×18的内存配置

支持高性能系统的运行速度 - 133兆赫

（ 4.2 ns的时钟到数据访问）

ZBT

特点 - 读和写之间没有死循环

周期

内部同步输出缓冲器能消除

需要控制

单R / W （读/写）控制引脚

正时钟边沿触发的地址，数据和控制

信号注册了全流水线的应用

4字突发能力（交错或线性）

单个字节写（ BW

）控制（可配合活动）

三芯片使简单的深度扩张

3.3V电源（ ± 5 ％）， 3.3V的I / O电压（V

DDQ ）

可选边界扫描的JTAG接口（ IEEE 1149.1

兼容）

包装在JEDEC标准的100引脚塑料薄型四方

扁平封装（ TQFP ）， 119球栅阵列（ BGA ）和165细牙

球栅阵列（ FBGA ）

描述

该IDT71V3548是3.3V高速4718592位（ 4.5兆）

同步SRAM 。他们的目的是消除死巴士

车削循环时，公交车周围的读取和写入操作，或

写入和读取。因此，他们已获得的名称ZBT

或

零总线周转。

地址和控制信号被施加到SRAM中1

时钟周期，并且两个周期后，相关联的数据的周期发生时，无论是

读取或写入。

该IDT71V3548包含数据的I / O ，地址和控制信号

寄存器。输出使能是唯一的异步信号，并且可以使用

禁止输出在任何给定的时间。

时钟使能（ CEN ）引脚允许IDT71V3548的操作

只要有必要暂停。所有的同步输入是

忽略时（ CEN ）为高，内部设备寄存器将举行

它们以前的值。

有三个芯片使能引脚（ CE

，CE

），允许用户

在需要时取消该设备。如果这三个中的任何一个都没有

断言的当ADV / LD为低时，没有新的存储器操作可以是

发起。然而，任何挂起的数据传输（读或写）将

完成。数据总线将三态两个周期芯片被取消后，

或写被启动。

该IDT71V3548具有一个片上串计数器。在突发

模式时， IDT71V3548可以提供4个周期的数据为一个单一的地址

提交到SRAM中。色同步信号序列的顺序由定义

LBO

输入引脚。该

LBO

脚线和交错突发之间进行选择

序列。该ADV / LD信号用于加载新的外部地址

（ ADV / LD = LOW）或增加内部突发计数器（ ADV / LD =

HIGH ）。

该IDT71V3548的SRAM采用IDT的最新高性能CMOS

工艺和封装在一个JEDEC标准14毫米X 20毫米100针

塑料薄型四方扁平封装（ TQFP ），以及一个119球栅阵列（ BGA ）

165细间距球栅阵列（ FBGA ）。

输入

产量

输入

I / O

供应

同步

异步

同步

不适用

同步

STATIC

同步

不适用

同步

异步

同步

STATIC

5296 TBL 01

引脚说明摘要

-A

，CE

读/写

CEN

CLK

ADV / LD

LBO

TMS

TDI

TCK

TDO

TRST

I / O

-I / O

， I / O

-I / O

, V

DDQ

地址输入

芯片使

OUTPUT ENABLE

读/写信号

时钟使能

单个字节写入选择

时钟

提前破灭addre SS /加载新地址

线性/交错突发订单

测试模式选择

测试数据输入

测试时钟

测试数据输出

JTAG复位（可选）

睡眠模式

数据输入/输出

核心电源， I / O电源

地

2002年5月

2002集成设备技术有限公司

DSC-5296/03

IDT71V3548 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

引脚德网络nition

(1)

符号

-A

ADV / LD

引脚功能

地址输入

前进/负载

I / O

活跃

不适用

描述

同步地址输入。地址寄存器由上升的组合触发

CLK的边缘， ADV / LD低，

CEN

低，真正的芯片使。

ADV / LD是用来加载新地址的内部寄存器的同步输入和

当它被采样到低电平的时钟与所选芯片的上升沿控制。当

ADV / LD为低配取消芯片，正在进行的任何突发终止。当ADV / LD是

采样高则内部突发计数器先进的，这是正在进行的任何突发。

当ADV / LD被采样到高的外部地址将被忽略。

R / W信号是一个同步输入，标识发起的当前负载周期是否是

读或写访问存储阵列。对于当前周期中的数据总线活动发生

将两个时钟周期后。

同步时钟使能输入。当

CEN

采样为高电平，其它所有的同步输入，

包括时钟被忽略，输出保持unchang版。的效果

CEN

高采样

在装置的输出好像是从低到高时钟转变并没有出现。对于正常

操作时，

CEN

在时钟的上升沿必须采样为低电平。

同步字节写使能。每个9位字节都有自己的有源低字节写使能。上

负载写周期（当R / W和ADV / LD是SAMP导致低）相应的字节写入信号

（ BW

-BW

）必须是有效的。字节写信号也必须是一阵的每个周期有效

写。字节写信号被忽略，当R /

采样为高电平。相应的字节（或多个）

数据在两个周期后写入到器件中。

-BW

都可以接低电平，如果总是这样做

写入到整个36位的字。

同步常识低电平有效芯片使能。

和

使用带有CE

使

IDT71V3548 。（ CE

高采样或CE

采样低点）和ADV / LD低处上升

时钟的边沿，启动取消循环。该ZBT

有2个周期的取消选择，即数据

公交车将三态两个时钟周期开始后取消。

同步高电平有效芯片使能。 CE

用于与

和

以使芯片。 CE

有极性反相，但其它方面与

和

这是时钟输入到IDT71V3548 。以外

OE ，

该设备的所有时序参考

由相对于CLK的上升沿。

同步数据输入/输出（ I / O）引脚。两个数据输入路径和输出的数据路径是

注册和由CLK的上升沿触发。

突发为了选择输入。当

LBO

是高的交错突发序列被选择。

当

LBO

是低的线性脉冲串顺序被选择。

LBO

是一个静态INP UT和它不能

设备在操作期间改变。

异步输出使能。

必须低，读取从71V3548 ATA 。当

高I / O引脚处于高阻抗状态。

并不需要进行主动控制的

用于读取和写入周期。在正常操作中，

可以连接到低电平。

给出了TAP控制器的输入命令。采样TDK的上升沿。该引脚具有

内部上拉电阻。

寄存器置于TDI和TDO之间的串行输入。采样于TCK的上升沿。这

引脚具有内部上拉电阻。

TAP控制器的CLO CK输入。每个TAP事件计时。测试输入被捕获在上升

缘TCK的，而测试输出被从TCK的下降沿驱动。该引脚具有

内部上拉电阻。

寄存器置于TDI和TDO之间的串行输出。根据此，调节输出处于激活状态

TAP控制器的状态。

可选的异步JTAG复位。可用于复位TAP控制器，但不是必需的。

重设使用TMS和TCK每IEEE会自动进行JTAG上电复位和也

1149.1 。如果不使用

TRST

可以悬空。该引脚具有内部上拉。

同步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电

IDT71V3548其最低功耗乐德维尔。数据保存期限保证睡眠

模式。该引脚具有内部下拉

3.3V内核电源。

3.3V的I / O供电。

地面上。

5296 TBL 02

读/写

READ / WRITE

不适用

CEN

时钟使能

低

-BW

单个字节

写入启用

低

芯片使

低

CLK

I / O

-I / O

I / O

-I / O

LBO

芯片使能

时钟

数据输入/输出

线性突发顺序

I / O

高

不适用

低

OUTPUT ENABLE

低

TMS

TDI

测试模式选择

测试数据输入

不适用

TCK

测试时钟

不适用

TDO

测试数据输出

JTAG复位

（可选）

不适用

TRST

低

DDQ

睡眠模式

电源

地

不适用

高

不适用

注意：

1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。

6.42

IDT71V3548 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

功能框图

LBO

地址A [ 0:17 ]

CE1,

CE2,

CE2

读/写

CEN

ADV / LD

BWX

CLK

控制

256x18位

存储阵列

地址

输入寄存器

控制逻辑

MUX

SEL

CLK

时钟

输出寄存器

门

5296 DRW 01

TMS

TDI

TCK

TRST

（可选）

JTAG

（ SA版）

数据I / O [ 0点15 ]

I / O P [ 1 ： 2 ]

TDO

建议的直流工作

条件

符号

DDQ

参数

核心供电电压

I / O电源电压

电源电压

输入高电压 - 输入

输入高电压 - I / O

输入低电压

分钟。

3.135

2.0

-0.3

(1)

典型值。

3.3

____

推荐工作

温度和电源电压

单位

5296 TBL 04

马克斯。

3.465

+0.3

DDQ

+0.3

(2)

0.8

GRADE

产业

温度

(1)

0 ° C至+ 70°C

-40 ° C至+ 85°C

3.3V±5%

DDQ

3.3V±5%

5296 TBL 05

注意事项：

1. T

是"instant on"外壳温度。

注意事项：

1. V

（分钟） = -1.0V脉冲宽度小于T

CYC

/ 2 ，每秒一次循环。

2. V

（最大） = + 6.0V为脉冲宽度小于吨

CYC

/ 2 ，每秒一次循环。

6.42

IDT71V3548 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

引脚配置 - 256K ×18

CLK

读/写

CEN

ADV / LD

(2)

绝对最大额定值

(1)

符号

TERM

(2)

等级

与端电压

对于GND

与端电压

对于GND

与端电压

对于GND

与端电压

对于GND

工作温度

产业

工作温度

商业&

工业值

-0.5到+4.6

-0.5到V

+0.5

-0.5到V

DDQ

+0.5

-0至+70

-40至+85

-55到+125

2.0

单位

100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

DDQ

I / O

DDQ

I / O

(1)

I / O

DDQ

I / O

DDQ

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

DDQ

I / O

DDQ

I / O

(1)

SS/ZZ(3)

I / O

DDQ

I / O

DDQ

TERM

(3,6)

TERM

(4,6)

TERM

(5,6)

(7)

BIAS

英镑

OUT

温度

在偏置

存储

温度

功耗

直流输出电流

5296 TBL 06

5296 DRW 02

顶视图

100 TQFP

注意事项：

1.销14，16和66不具有直接连接到V

只要

输入电压为

≥

2.在引脚83和84分别被保留用于未来的8M和16M 。

3.脚64不具有直接连接到V

只要输入

电压

≤

;最新的模具修改此引脚支持ZZ （睡眠

模式）。

100引脚TQFP电容

(1)

= + 25 ° C，F = 1.0MHz的）

符号

I / O

参数

(1)

输入电容

I / O容量

条件

= 3DV

OUT

= 3DV

(1)

注意事项：

1.强调超过绝对最大额定值

可能对器件造成永久性损坏。这是一个值仅为

该设备在这些或以上的任何其他条件的功能操作

在本规范的业务部门所标明是不是暗示。曝光

在绝对最大额定值条件下工作会影响

可靠性。

2. V

只有终端。

3. V

DDQ

只有终端。

4.仅输入端子。

5. I / O端子而已。

6.这是适用的电源具有后稳态直流参数

达到其标称工作值。电源排序是没有必要的;

然而，对任何输入电压或I / O引脚不能超过V

DDQ

在电源

电源斜坡上升。

7. T

是"instant on"外壳温度。

LBO

马克斯。

单位

5296 TBL 07

119 BGA电容

(1)

= + 25 ° C，F = 1.0MHz的）

符号

I / O

参数

(1)

输入电容

I / O容量

条件

= 3DV

OUT

= 3DV

马克斯。

单位

5296 TBL 07A

165 FBGA电容

= + 25 ° C，F = 1.0MHz的）

符号

I / O

参数

(1)

条件

= 3DV

OUT

= 3DV

马克斯。

待定

单位

5296 TBL 07B

输入电容

I / O容量

注意：

1.该参数由器件特性保证，但未经生产测试。

6.42

IDT71V3548 ， 256K ×18 ， 3.3V同步SRAM与

ZBT 功能， 3.3VI / O ，突发计数器和流水线输出

商用和工业温度范围

引脚配置 - 256K ×18 ， 119 BGA

DDQ

I / O

DDQ

I / O

DDQ

I / O

DDQ

I / O

DDQ

CE2

I / O

DD(1)

LBO

NC(2)

ADV / LD

NC(2)

读/写

CLK

CEN

DD(1)

I / O

DDQ

I / O

DDQ

I / O

DDQ

I / O

DDQ

I / O

NC/ZZ(5)

NC / TMS

(3)

NC / TDI

(3)

NC / TCK

(3)

NC / TDO

(3)

NC / TRST

(3,4)

DDQ

5296 DRW 13

顶视图

注意事项：

1. J3， J5和R5不必直接连接到V

只要输入电压是

≥

2. G4和A4分别被保留用于未来的8M和16M 。

3.这些引脚是NC的"S"版本和列出的"SA"版本的JTAG信号。

TRST

如果需要的话，在应用程序被提供作为一个可选的JTAG复位。如果不需要，可以悬空，将在内部被上拉至V

DD.

5.引脚T7支持最新的芯片修订版ZZ （睡眠模式）。

6.42