HIGH -SPEED 3.3V 128K ×36
同步
银行可切换
双口静态RAM
3.3V或2.5V接口
产品特点：
x
IDT70V7599S
x
x
x
x
x
x
128K ×36的同步银行可切换双端口
SRAM架构
–
64个独立的2K ×36银行
- 4兆内存芯片
通过银行地址引脚银行存取控制
高速数据存取
- 商业： 3.4ns （ 200MHz的） /3.6ns （ 166MHz的） /
4.2ns （ 133MHz的） （最大）
- 工业： 3.6ns （ 166MHz的） /4.2ns （ 133MHz的） （最大）
可选流水线或流通输出模式
计数器使能和重复功能
双芯片能够允许深度扩展，而不
附加逻辑
在两个端口全同步操作
- 5ns的周期时间， 200MHz的运行（ 14Gbps带宽）
- 快速3.4ns的时钟到数据输出
x
x
x
x
x
x
- 1.5ns设置时钟和0.5ns的持有所有控制，数据和
地址输入@ 200MHz的
- 数据输入，地址，字节使能和控制寄存器
- 自定时写允许快速循环时间
对于复用总线和总线独立控制字节
匹配的兼容性
LVTTL-兼容， 3.3V （ ± 150mV的）电源
对于核心
LVTTL兼容，可选择的3.3V （ ± 150mV的）或2.5V
（ ± 100mV的）的I / O和控制信号的电源
每个端口
工业级温度范围（-40 ° C至+ 85°C ）是
可在166MHz的133MHz的和
可在一个208引脚塑料四方扁平封装（ PQFP ）
208引脚细间距球栅阵列（引脚fpBGA ）和256引脚球
栅阵列（ BGA ）
支持JTAG功能符合IEEE 1149.1
功能框图
PL / FT
L
选择
L
CLK
L
ADS
L
CNTEN
L
重复
L
读/写
L
CE
0L
CE
1L
BE
3L
BE
2L
BE
1L
BE
0L
OE
L
PL / FT
R
选择
R
CLK
R
ADS
R
CNTEN
R
重复
R
读/写
R
CE
0R
CE
1R
BE
3R
BE
2R
BE
1R
BE
0R
OE
R
控制
逻辑
MUX
2Kx36
内存
ARRAY
（ BANK 0 ）
MUX
控制
逻辑
I / O
0L-35L
I / O
控制
MUX
2Kx36
内存
ARRAY
（ BANK 1 ）
MUX
I / O
控制
I / O
0R-35R
A
10L
A
0L
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
地址
解码
地址
解码
A
10R
A
0R
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
银行
解码
MUX
2Kx36
内存
ARRAY
（ BANK 63 ）
银行
解码
注意：
1.银行可切换的双端口采用的是真正的SRAM
芯代替传统的双端口SRAM核心。
其结果是，它具有独特的操作特性。
请参阅功能说明第19页
了解详细信息。
MUX
,
TDI
TDO
JTAG
TMS
TCK
TRST
5626 DRW 01
2002年12月
1
DSC四分之五千六百二十六
2002集成设备技术有限公司
IDT70V7599S
高速128K ×36的同步行切换的双端口静态RAM
工业和商业温度范围
描述：
该IDT70V7599是一个高速128Kx36 （ 4Mbit的）同步
银行可切换的双端口SRAM分为64个独立的
2Kx36银行。该装置具有分开的两个独立的端口
控制，地址和I / O引脚的每个端口，使每个端口的访问
任何2Kx36存储器块尚未被访问的其它端口。
访问由通过银行控制端口转化为具体的银行
用户的直接控制之下地址引脚。
在控制，数据和地址输入寄存器，提供最低限度的设置
时间和保持时间。由这种方法所提供的定时纬度允许
系统被设计成具有非常短的周期时间。与输入数据
寄存器， IDT70V7599进行了优化，具有应用
在脉冲串的单向或双向数据流。自动断电
功能，通过CE控制
0
和CE
1
时，可允许芯片上的电路的每一个
端口进入一个极低的待机功耗模式。双芯片使还
便于深度扩展。
该70V7599可以支持3.3V或2.5V的工作电压
上的一个或两个端口，可控的OPT引脚。对于电源
该装置的核心（Ⅴ
DD
）保持在3.3V 。另请参阅
第19页上的功能说明。
引脚配置
(1,2,3,4)
11/08/01
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
IO
19L
IO
18L
B1
B2
V
SS
B3
TDO
B4
NC
B5
BA
5L
B6
BA
1L
B7
A
8L
B8
BE
1L
B9
V
DD
B10
CLK
L
CNTEN
L
A
4L
B11
B12
B13
A
0L
B14
选择
L
I / O
17L
B15
B16
V
SS
B17
I / O
20R
C1
V
SS
C2
I / O
18R
C3
TDI
C4
NC
C5
BA
2L
C6
A
9L
C7
BE
2L
C8
CE
0L
C9
V
SS
C10
ADS
L
C11
A
5L
C12
A
1L
C13
V
SS
C14
V
DDQR
C15
I / O
16L
C16
I / O
15R
C17
V
DDQL
I / O
19R
V
DDQR
PL /
FT
L
D1
D2
D3
D4
NC
D5
BA
3L
D6
A
10L
D7
BE
3L
D8
CE
1L
D9
V
SS
D10
读/写
L
D11
A
6L
D12
A
2L
D13
V
DD
D14
I / O
16R
D15
I / O
15L
D16
V
SS
D17
I / O
22L
E1
V
SS
E2
I / O
21L
I / O
20L
BA
4L
E3
E4
BA
0L
A
7L
BE
0L
V
DD
OE
L
重复
L
A
3L
V
DD
I / O
17R
V
DDQL
I / O
14L
I / O
14R
E14
E15
E16
E17
I / O
23L
F1
I / O
22R
F2
V
DDQR
F3
I / O
21R
F4
I / O
12L
F14
I / O
13R
F15
V
SS
F16
I / O
13L
F17
V
DDQL
I / O
23R
I / O
24L
G1
G2
G3
V
SS
G4
V
SS
G14
I / O
12R
I / O
11L
V
DDQR
G15
G16
G17
I / O
26L
H1
V
SS
H2
I / O
25L
I / O
24R
H3
H4
I / O
9L
V
DDQL
I / O
10L
I / O
11R
V
DD
J1
I / O
26R
V
DDQR
I / O
25R
J2
J3
J4
70V7599BF
BF-208
(5)
208引脚FPBGA
顶视图
(6)
H14
H15
H16
H17
V
DD
J14
IO
9R
J15
V
SS
J16
I / O
10R
J17
V
DDQL
K1
V
DD
K2
V
SS
K3
V
SS
K4
V
SS
K14
V
DD
K15
V
SS
K16
V
DDQR
K17
I / O
28R
L1
V
SS
L2
I / O
27R
L3
V
SS
L4
I / O
7R
V
DDQL
I / O
8R
L14
L15
L16
V
SS
L17
I / O
29R
I / O
28L
V
DDQR
I / O
27L
M1
M2
M3
M4
I / O
6R
M14
I / O
7L
M15
V
SS
M16
I / O
8L
M17
V
DDQL
I / O
29L
I / O
30R
N1
N2
N3
V
SS
N4
V
SS
N14
I / O
6L
I / O
5R
V
DDQR
N15
N16
N17
I / O
31L
P1
V
SS
P2
I / O
31R
I / O
30L
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
I / O
3R
V
DDQL
I / O
4R
P14
P15
P16
I / O
5L
P17
I / O
32R
I / O
32L
V
DDQR
I / O
35R
TRST
BA
5R
BA
1R
R1
R2
R3
R4
R5
R6
R7
A
8R
R8
BE
1R
R9
V
DD
R10
CLK
R
CNTEN
R
A
4R
R11
R12
R13
I / O
2L
R14
I / O
3L
R15
V
SS
R16
I / O
4L
R17
V
SS
T1
I / O
33L
I / O
34R
TCK
T2
T3
T4
NC
T5
BA
2R
T6
A
9R
T7
BE
2R
CE
0R
T8
T9
V
SS
T10
ADS
R
T11
A
5R
T12
A
1R
T13
V
SS
T14
V
DDQL
T15
I / O
1R
V
DDQR
T16
T17
I / O
33R
U1
I / O
34L
V
DDQL
TMS
U2
U3
U4
NC
U5
BA
3R
U6
A
10R
U7
BE
3R
U8
CE
1R
U9
V
SS
U10
读/写
R
A
6R
U12
A
2R
U13
V
SS
U14
I / O
0R
U15
V
SS
U16
I / O
2R
U17
V
SS
I / O
35L
PL /
FT
R
NC
BA
4R
BA
0R
A
7R
BE
0R
V
DD
OE
R
A
3R
A
0R
V
DD
选择
R
I / O
0L
I / O
1L
,
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为仅为15mm×仅为15mm× 1.4毫米，具有0.8mm焊球间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
5626 DRW 02C
6.42
2
IDT70V7599S
高速128K ×36的同步行切换的双端口静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
70V7599BC
BC-256
(5)
256引脚BGA
顶视图
(6)
11/08/01
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
NC
B1
TDI
B2
NC
B3
NC
B4
BA
3L
B5
BA
0L
B6
A
8L
B7
BE
2L
B8
CE
1L
B9
OE
L
CNTEN
L
B10
B11
A
5L
B12
A
2L
B13
A
0L
B14
NC
B15
NC
B16
I / O
18L
C1
NC
C2
TDO
C3
NC
C4
BA
4L
C5
BA
1L
C6
A
9L
C7
BE
3L
C8
CE
0L
读/写
L
重复
L
C9
C10
C11
A
4L
C12
A
1L
C13
V
DD
C14
I / O
17L
C15
NC
C16
I / O
18R
I / O
19L
D1
D2
V
SS
D3
BA
5L
D4
BA
2L
D5
A
10L
D6
A
7L
D7
BE
1L
D8
BE
0L
CLK
L
ADS
L
D9
D10
D11
A
6L
D12
A
3L
D13
选择
L
I / O
17R
I / O
16L
D14
D15
D16
I / O
20R
I / O
19R
I / O
20L
PL / FT
L
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DD
E1
E2
E3
E4
E5
E6
E7
E8
E9
E10
E11
E12
E13
I / O
15R
I / O
15L
I / O
16R
E14
E15
E16
I / O
21R
I / O
21L
I / O
22L
V
DDQL
F1
F2
F3
F4
V
DD
F5
V
DD
F6
V
SS
F7
V
SS
F8
V
SS
F9
V
SS
F10
V
DD
F11
V
DD
V
DDQR
I / O
13L
I / O
14L
I / O
14R
F12
F13
F14
F15
F16
I / O
23L
I / O
22R
I / O
23R
V
DDQL
G1
G2
G3
G4
V
DD
G5
V
SS
G6
V
SS
G7
V
SS
G8
V
SS
G9
V
SS
G10
V
SS
G11
V
DD
V
DDQR
I / O
12R
I / O
13R
I / O
12L
G12
G13
G14
G15
G16
I / O
24R
I / O
24L
I / O
25L
V
DDQR
H1
H2
H3
H4
V
SS
H5
V
SS
H6
V
SS
H7
V
SS
H8
V
SS
H9
V
SS
H10
V
SS
H11
V
SS
H12
V
DDQL
I / O
10L
I / O
11L
I / O
11R
H13
H14
H15
H16
I / O
26L
I / O
25R
J1
J2
I / O
26R
V
DDQR
V
SS
J3
J4
J5
V
SS
J6
V
SS
J7
V
SS
J8
V
SS
J9
V
SS
J10
V
SS
J11
V
SS
J12
V
DDQL
I / O
9R
J13
J14
IO
9L
I / O
10R
J15
J16
I / O
27L
I / O
28R
I / O
27R
V
DDQL
K1
K2
K3
K4
V
SS
K5
V
SS
K6
V
SS
K7
V
SS
K8
V
SS
K9
V
SS
K10
V
SS
K11
V
SS
K12
V
DDQR
I / O
8R
I / O
7R
K13
K14
K15
I / O
8L
K16
I / O
29R
I / O
29L
I / O
28L
V
DDQL
L1
L2
L3
L4
V
SS
L5
V
SS
L6
V
SS
L7
V
SS
L8
V
SS
L9
V
SS
L10
V
SS
L11
V
SS
L12
V
DDQR
I / O
6R
L13
L14
I / O
6L
L15
I / O
7L
L16
I / O
30L
I / O
31R
I / O
30R
V
DDQR
M1
M2
M3
M4
V
DD
M5
V
SS
M6
V
SS
M7
V
SS
M8
V
SS
M9
V
SS
M10
V
SS
M11
V
DD
M12
V
DDQL
I / O
5L
M13
M14
I / O
4R
I / O
5R
M15
M16
I / O
32R
I / O
32L
I / O
31L
V
DDQR
N1
N2
N3
N4
V
DD
N5
V
DD
N6
V
SS
N7
V
SS
N8
V
SS
N9
V
SS
N10
V
DD
N11
V
DD
N12
V
DDQL
I / O
3R
N13
N14
I / O
3L
N15
I / O
4L
N16
I / O
33L
I / O
34R
I / O
33R
PL / FT
R
V
DDQR
V
DDQR
V
DDQL
V
DDQL
V
DDQR
V
DDQR
V
DDQL
V
DDQL
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
V
DD
P13
I / O
2L
P14
I / O
1R
I / O
2R
P15
P16
I / O
35R
I / O
34L
TMS
R1
R2
R3
BA
5R
BA
2R
R4
R5
A
10R
R6
A
7R
R7
BE
1R
BE
0R
CLK
R
ADS
R
R8
R9
R10
R11
A
6R
R12
A
3R
R13
I / O
0L
I / O
0R
R14
R15
I / O
1L
R16
I / O
35L
T1
NC
T2
TRST
T3
NC
T4
BA
4R
BA
1R
T5
T6
A
9R
T7
BE
3R
CE
0R
读/写
R
重复
R
T8
T9
T10
T11
A
4R
T12
A
1R
T13
选择
R
T14
NC
T15
NC
T16
,
NC
TCK
NC
NC
BA
3R
BA
0R
A
8R
BE
2R
CE
1R
OE
R
CNTEN
R
A
5R
A
2R
A
0R
NC
NC
注意事项：
5626 DRW 02D
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（ 3.3V ）和2.5V如果OPT引脚的端口
设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为17毫米x17毫米X 1.4毫米，用1.0毫米间距。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
,
6.42
3
IDT70V7599S
高速128K ×36的同步行切换的双端口静态RAM
工业和商业温度范围
引脚配置
(1,2,3,4)
（续）
11/08/01
208
207
206
205
204
203
202
201
200
199
198
197
196
195
194
193
192
191
190
189
188
187
186
185
184
183
182
181
180
179
178
177
176
175
174
173
172
171
170
169
168
167
166
165
164
163
162
161
160
159
158
157
V
SS
V
DDQR
I / O
18R
I / O
18L
V
SS
PL / FT
L
TDI
TDO
NC
NC
NC
BA
5L
BA
4L
BA
3L
BA
2L
BA
1L
BA
0L
A
10L
A
9L
A
8L
A
7L
BE
3L
BE
2L
BE
1L
BE
0L
CE
1L
CE
0L
V
DD
V
DD
V
SS
V
SS
CLK
L
OE
L
读/写
L
ADS
L
CNTEN
L
重复
L
A
6L
A
5L
A
4L
A
3L
A
2L
A
1L
A
0L
V
DD
V
DD
V
SS
选择
L
I / O
17L
I / O
17R
V
DDQR
V
SS
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
I / O
19L
I / O
19R
I / O
20L
I / O
20R
V
DDQL
V
SS
I / O
21L
I / O
21R
I / O
22L
I / O
22R
V
DDQR
V
SS
I / O
23L
I / O
23R
I / O
24L
I / O
24R
V
DDQL
V
SS
I / O
25L
I / O
25R
I / O
26L
I / O
26R
V
DDQR
V
SS
V
DD
V
DD
V
SS
V
SS
V
DDQL
V
SS
I / O
27R
I / O
27L
I / O
28R
I / O
28L
V
DDQR
V
SS
I / O
29R
I / O
29L
I / O
30R
I / O
30L
V
DDQL
V
SS
I / O
31R
I / O
31L
I / O
32R
I / O
32L
V
DDQR
V
SS
I / O
33R
I / O
33L
I / O
34R
I / O
34L
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
70V7599DR
DR-208
(5)
208引脚PQFP
顶视图
(6)
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
I / O
16L
I / O
16R
I / O
15L
I / O
15R
V
SS
V
DDQL
I / O
14L
I / O
14R
I / O
13L
I / O
13R
V
SS
V
DDQR
I / O
12L
I / O
12R
I / O
11L
I / O
11R
V
SS
V
DDQL
I / O
10L
I / O
10R
I / O
9L
I / O
9R
V
SS
V
DDQR
V
DD
V
DD
V
SS
V
SS
V
SS
V
DDQL
I / O
8R
I / O
8L
I / O
7R
I / O
7L
V
SS
V
DDQR
I / O
6R
I / O
6L
I / O
5R
I / O
5L
V
SS
V
DDQL
I / O
4R
I / O
4L
I / O
3R
I / O
3L
V
SS
V
DDQR
I / O
2R
I / O
2L
I / O
1R
I / O
1L
,
注意事项：
1.所有V
DD
引脚必须连接到3.3V电源。
2.所有V
DDQ
引脚必须连接到合适的电源： 3.3V ，如果OPT引脚的端口设置为V
IH
（3.3V ）和2.5V如果OPT的销用于该端口被设定为V
IL
(0V).
3.所有V
SS
引脚必须连接到接地电源。
4.包体约为28毫米X 28毫米X 3.5毫米。
5.这个包的代码来引用该包图。
6.本文并不表示实际的部分标记的方向。
V
SS
V
DDQL
I / O
35R
I / O
35L
PL / FT
R
TMS
TCK
TRST
NC
NC
NC
BA
5R
BA
4R
BA
3R
BA
2R
BA
1R
BA
0R
A
10R
A
9R
A
8R
A
7R
BE
3R
BE
2R
BE
1R
BE
0R
CE
1R
CE
0R
V
DD
V
DD
V
SS
V
SS
CLK
R
OE
R
读/写
R
ADS
R
CNTEN
R
重复
R
A
6R
A
5R
A
4R
A
3R
A
2R
A
1R
A
0R
V
DD
V
SS
V
SS
选择
R
I / O
0L
I / O
0R
V
DDQL
V
SS
5626 DRW 02A
6.42
4
IDT70V7599S
高速128K ×36的同步行切换的双端口静态RAM
工业和商业温度范围
引脚名称
左侧端口
CE
0L
,
CE
1L
读/写
L
OE
L
BA
0L
- BA
5L
A
0L
- A
10L
I / O
0L
- I / O
35L
CLK
L
PL / FT
L
ADS
L
CNTEN
L
重复
L
BE
0L
-
BE
3L
V
DDQL
选择
L
V
DD
V
SS
TDI
TDO
TCK
TMS
TRST
正确的端口
CE
0R
,
CE
1R
读/写
R
OE
R
BA
0R
- BA
5R
A
0R
- A
10R
I / O
0R
- I / O
35R
CLK
R
PL / FT
R
ADS
R
CNTEN
R
重复
R
BE
0R
-
BE
3R
V
DDQR
选择
R
芯片使
读/写使能
OUTPUT ENABLE
银行地址
(4)
地址
数据输入/输出
时钟
流水线/流通型
地址选通启用
柜台启用
反反复
(3)
字节允许（ 9位字节）
电源（ I / O总线） （ 3.3V或2.5V ）
(1)
选项用于选择V
DDQX
(1,2)
电源（ 3.3V ）
(1)
地（ 0V ）
测试数据输入
测试数据输出
测试逻辑时钟（ 10MHz时）
测试模式选择
复位（初始化TAP控制器）
5626 TBL 01
名字
注意事项：
1. V
DD
， OPT
X
和V
DDQX
必须先设置为合适的工作水平
施加在I / O和控制该端口的输入。
2. OPT
X
选择工作电压电平为在该端口上的输入/输出和控制。
如果OPT
X
设置为VIH （ 3.3V ） ，那么该端口的I / O和控制将工作在3.3V
水平和V
DDQX
必须在3.3V供电。如果OPT
X
被设置为VIL （0V ），则该
端口的I / O和地址控制将在2.5V的水平和V操作
DDQX
必须是
在2.5V供电。在OPT管脚是相互独立的另一个，两个端口可以
在3.3V电平工作，既可以在2.5V电平工作，或一方可以操作
在3.3V与其他在2.5V 。
3.当
重复
X
是断言，计数器将重置为加载的最后一个有效地址
通过
ADS
X
.
4.访问由端口进入特定银行的银行地址控制
用户的直接控制之下引脚：每个端口都可以访问存储任何银行
与当前未正在由相对端口访问的共享阵列
（即， BA
0L
- BA
5L
≠
BA
0R
- BA
5R
） 。倘若两个端口尝试访问
在同一时间同一行，也访问将是有效的，并且在这两个数据
该银行内部的端口有针对性的具体地址可能会被破坏（在
这任一个或两个端口都写）或可能导致无效的输出的情况下（在
这两个端口都试图读取的情况下） 。
6.42
5
QQ：2880707522 复制
